Mercato dell'impilamento 3D dei chip Dimensioni e quota 2026-2035

Dimensione del mercato dello stacking di chip 3D

Il mercato dello stacking di chip 3D era valutato a 808,7 milioni di dollari USA nel 2025 e si prevede che raggiunga 967,66 milioni di dollari USA nel 2026 e 5,25 miliardi di dollari USA entro il 2035, con un tasso di crescita annuo composto (CAGR) del 20,7% nel periodo 2026–2035.

Lo stacking di chip 3D integra verticalmente memoria, logica, interconnessioni e altri die di semiconduttori per ridurre la distanza di trasmissione dei segnali e aumentare la larghezza di banda all'interno di un ingombro limitato del package. Questa architettura è fondamentale per la memoria ad alta larghezza di banda (HBM), nella quale i vias passanti attraverso il silicio (TSV) collegano più strati di DRAM assottigliati. SK hynix ha avviato la produzione in volumi di un prodotto HBM3E da 36 GB, 12-layer, nel settembre 2024, utilizzando die più sottili del 40% rispetto al precedente prodotto a otto strati e il proprio processo Advanced MR-MUF.^{[1]SK hynix, SK hynix Begins Volume Production of the World's First 12-Layer HBM3E, September 26, 2024, news.skhynix.com} Nel marzo 2025, l'azienda ha spedito campioni di HBM4 12-layer con una larghezza di banda superiore a 2 TB/s per stack. Il prodotto HBM4 di Micron utilizza un'interfaccia a 2.048 bit ed è progettato per una larghezza di banda superiore a 2,8 TB/s per stack.^{[2]Micron Technology, HBM4 Product Information, Undated, micron.com}

Il mercato va oltre gli stack di memoria. Il bonding ibrido e l'integrazione logica su logica consentono ai progettisti di suddividere le funzioni tra die ottimizzati separatamente, mentre i formati a livello di wafer e System-in-Package consentono di realizzare ingombri ridotti nelle applicazioni mobili, automobilistiche, industriali e per sensori. Foveros Direct di Intel utilizza il bonding ibrido rame-rame con un passo inferiore a 10 µm, mostrando come la densità delle interconnessioni verticali stia diventando una variabile progettuale anziché un aspetto secondario del packaging. La Heterogeneous Integration Roadmap dell'IEEE identifica l'integrazione eterogenea come un percorso di scalabilità per l'informatica, le comunicazioni, il settore automobilistico, l'aerospazio e l'elettronica medicale.

L'opportunità resta concentrata nei programmi tecnicamente più complessi, poiché lo stacking avanzato combina assottigliamento dei wafer, allineamento dei die, bonding, controllo termico e collaudo. Tale concentrazione favorisce i fornitori con una comprovata capacità di integrazione dei processi e i clienti in grado di assorbire il rischio di qualificazione. Man mano che i progetti eterogenei raggiungeranno categorie di prodotto più ampie, l'adozione dipenderà meno dalla possibilità tecnica dell'integrazione verticale e più dalla capacità di rendere tale integrazione commercialmente ripetibile in termini di resa, progettazione termica e disponibilità dell'offerta.

La valutazione del mercato copre le prestazioni storiche del periodo 2022–2025 e il periodo di previsione 2026–2035. L'analisi riguarda l'architettura di stacking, i componenti, la tecnologia, il fattore di forma, l'applicazione e il settore di utilizzo finale in Nord America, Europa, Asia Pacifico, America Latina e Medio Oriente e Africa.

Principali fattori di crescita

Elevata domanda di componenti elettronici miniaturizzati e ad alte prestazioni

Gli stessi prodotti richiedono sempre più larghezza di banda, un consumo energetico inferiore per bit trasferito e una minore superficie della scheda. L'HBM ne è un esempio diretto: l'HBM4 di Micron combina un bus a 2.048 bit con una larghezza di banda superiore a 2,8 TB/s per stack, una configurazione progettata per i processori di IA e HPC con larghezza di banda limitata. Nei prodotti mobili, i design Package-on-Package preservano lo spazio sulla scheda collocando la memoria e la logica applicativa in un ingombro verticale compatto. Anche i radar automobilistici, i sistemi ADAS e i moduli di controllo di dominio beneficiano dell'integrazione delle funzioni di calcolo, memoria e RF all'interno di un package qualificato.

Crescente adozione delle tecnologie di packaging avanzato

Packaging avanzato è diventato parte dell'architettura di sistema poiché i clienti hanno sempre più bisogno che die prodotti con nodi di processo differenti funzionino come un unico dispositivo. Foveros Direct di Intel offre un bonding rame-rame inferiore a 10 µm, consentendo interconnessioni significativamente più dense rispetto agli approcci convenzionali con micro-bump.^{[3]Intel Corporation, Foveros Direct 3D Technology Brief, November 2025, intel.com} I-Cube S di Samsung combina il proprio processo gate-all-around a 2 nm con il packaging 2.5D per gli acceleratori di IA, evidenziando il passaggio commerciale verso soluzioni integrate front-end e back-end.^{[4]Samsung Electronics Global Newsroom, Samsung Electronics to Provide Turnkey Semiconductor Solutions With 2nm GAA Process and 2.5D Package to Preferred Networks, Undated, news.samsung.com} Le piattaforme concorrenti di fonderia e OSAT offrono ai clienti più opzioni di packaging, ma rendono anche la qualificazione, l'allocazione della capacità e la resa produttiva fattori centrali nelle decisioni di acquisto.

Crescente utilizzo dei circuiti integrati 3D nei data center e nell'HPC

Gli acceleratori di IA dipendono da una larghezza di banda che le connessioni convenzionali alla memoria esterna al package non sono in grado di fornire in modo efficiente. I campioni HBM4 di SK hynix 12-layer hanno superato i 2 TB/s per stack, evidenziando la velocità con cui le capacità delle memorie impilate stanno avanzando per supportare sistemi di training e inferenza di grandi dimensioni. L'espansione della capacità CoWoS di TSMC è stata associata alla domanda di chip per l'IA, mentre i tempi di consegna segnalati, compresi tra 52 e 78 settimane, indicano che la disponibilità di packaging può limitare l'implementazione degli acceleratori anche quando è disponibile capacità logica all'avanguardia.

Crescita delle applicazioni per l'IA, l'IoT e l'elettronica automobilistica

La domanda si sta estendendo dalle infrastrutture cloud ai prodotti edge. Le piattaforme automobilistiche abilitate dall'IA devono elaborare i dati dei sensori in condizioni gravose di temperatura, vibrazioni e affidabilità, aumentando il valore del packaging qualificato SiP, fan-out e basato su chiplet. I moduli IoT beneficiano dell'integrazione a livello di package di elaborazione, connettività, memoria e sensori. La sfida commerciale consiste nel fatto che i programmi edge e automobilistici richiedono generalmente cicli di qualificazione più lunghi e strutture di costo inferiori rispetto alle implementazioni di IA hyperscale, rendendo particolarmente importanti i processi di packaging maturi.

Espansione della fabbricazione di semiconduttori e dei servizi di fonderia

Gli investimenti pubblici sono sempre più orientati verso il packaging avanzato, anziché concentrarsi esclusivamente sulla fabbricazione front-end. Nel gennaio 2025, il Dipartimento del Commercio degli Stati Uniti ha finalizzato l'assegnazione di 1,4 miliardi di dollari USA nell'ambito del National Advanced Packaging Manufacturing Program, inclusi 300 milioni di dollari USA per la ricerca su substrati e materiali e 1,1 miliardi di dollari USA per l'impianto pilota di packaging avanzato di Natcast. Il Dipartimento del Commercio ha inoltre assegnato ad Amkor Technology Arizona fino a 407 milioni di dollari USA per un impianto da 2 miliardi di dollari USA dedicato al packaging avanzato e ai test a Peoria, in Arizona. Questi programmi affrontano una lacuna nella catena di fornitura: i package avanzati richiedono un accesso localizzato a materiali, apparecchiature, strumenti di progettazione e capacità di test, non soltanto capacità produttiva.

Principali fattori limitanti

Elevata complessità e costi di produzione

L'integrazione 3D aggiunge fasi di processo sensibili all'allineamento, alla qualità delle superfici, alla deformazione e alla resa dei die noti come funzionanti. L'assottigliamento dei wafer, la formazione di TSV, le interconnessioni a passo fine, l'hybrid bonding e i test a livello di package aumentano tutti il costo associato a un die o a un assemblaggio difettoso. I tempi di consegna CoWoS riportati, compresi tra 52 e 78 settimane, illustrano sia la scarsità dell'offerta sia la difficoltà di ampliare la capacità qualificata di packaging avanzato. Per le aziende fabless di minori dimensioni, l'ostacolo non riguarda soltanto il prezzo del package, ma anche l'accesso a strumenti di progettazione e flussi di test in grado di convalidare le interazioni termiche, di erogazione dell'alimentazione e di integrità del segnale prima dell'assemblaggio completo.

Sfide nella gestione termica e nella dissipazione del calore

L'integrazione verticale concentra il calore in strati più lontani dalla superficie di raffreddamento del package. Semiconductor Engineering osserva che i die interrati possono creare hotspot termici localizzati, mentre le architetture impilate possono accentuare le difficoltà di erogazione dell'alimentazione, poiché la domanda di corrente aumenta con il numero di livelli senza un incremento proporzionale delle risorse del package. I TSV termici, i materiali di stampaggio migliorati, i materiali di interfaccia e gli approcci microfluidici possono attenuare il problema, ma introducono compromessi progettuali in termini di area, producibilità e affidabilità. Il processo Advanced MR-MUF di SK hynix ha migliorato la dissipazione del calore del 10% rispetto al precedente approccio di stampaggio dell'azienda, ma le prestazioni termiche rimangono un fattore limitante con l'aumento dell'altezza degli stack HBM e della densità logica.

Gli investimenti in capacità possono ridurre la concentrazione geografica, ma i nuovi impianti devono qualificare processi complessi prima di diventare alternative rilevanti per i programmi di produzione. La progettazione termica rappresenta il limite tecnico più persistente. Con l'aumento dell'altezza degli stack e della densità di potenza, i progettisti di package dovranno decidere se i miglioramenti incrementali della larghezza di banda giustifichino i maggiori costi di raffreddamento, substrati e qualificazione. Ciò favorisce architetture in grado di migliorare le prestazioni a livello di sistema, mantenendo al contempo finestre di produzione sufficientemente ampie per la produzione in volume.

Analisi del segmento del mercato dello stacking di chip 3D

Per tecnologia

L'integrazione 2.5D rappresenta il principale segmento tecnologico, poiché consente di collocare i die di calcolo e gli stack HBM su un interposer comune senza richiedere che ogni connessione tra die sia verticale. CoWoS rimane un esempio commerciale maturo per i processori di intelligenza artificiale e i package ad ampia larghezza di banda.^{[5]CNBC, Nvidia Snaps Up AI Chip Packaging Capacity as TSMC Expands in U.S., April 8, 2026, cnbc.com} Si prevede che l'integrazione eterogenea registri la crescita più rapida, poiché i progetti di prodotto combinano die fabbricati con nodi diversi e, in alcuni casi, materiali differenti. La roadmap IEEE identifica questo modello di integrazione come una delle principali direttrici per il progresso della scalabilità dei semiconduttori, mentre UCIe sostiene un approccio più standardizzato alla connettività tra chiplet all'interno del package.^{[6]IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition, 2025, eps.ieee.org} La piattaforma XDSiP di Broadcom combina lo stacking 3D e il posizionamento 2.5D in package che possono integrare oltre 6.000 mm² di silicio e fino a 12 stack HBM.

Per architettura di stacking

TSV rappresenta la principale architettura di stacking, sostenuta dal suo ruolo nell'HBM, nei sensori di immagine impilati e in altri package ad alta densità. Micron identifica i wafer collegati tramite TSV e i die DRAM ultra-sottili come elementi fondamentali della realizzazione dell'HBM4. Si prevede che il 3D monolitico registri la crescita più rapida, in risposta alla domanda di percorsi di interconnessione verticale più brevi, laddove la densità logica tra elementi logici diventa un fattore limitante nella progettazione. Le architetture con micro-bump mantengono la propria rilevanza nei prodotti mobili e di elettronica di consumo, mentre i formati basati su WLP supportano moduli compatti con strati di redistribuzione e requisiti inferiori in termini di profilo del package.

Per componente

La memoria è la principale categoria di componenti, con la produzione di HBM che genera la domanda di breve periodo più evidente per lo stacking. Il passaggio di SK hynix dalla produzione in volumi di 12-layer HBM3E al campionamento dell'HBM4 dimostra come ogni nuova generazione di memoria aumenti i requisiti relativi alla riduzione dello spessore dei die, al bonding, al controllo termico e ai test. Si prevede che la categoria logica/processore registri la crescita più rapida, poiché GPU, CPU, ASIC personalizzati e acceleratori combinano sempre più die di calcolo multipli con risorse di memoria e I/O. I materiali per l'interfaccia termica e le interconnessioni sono strategicamente importanti, poiché la resistenza termica del package e la connettività tra die possono determinare la possibilità di commercializzare su larga scala un'architettura ad alte prestazioni.

Per fattore di forma

SiP rappresenta il principale fattore di forma, poiché consente di integrare processori, memoria, componenti RF e gestione dell'alimentazione in un unico sottosistema. Si prevede che la categoria degli stack di die 3D registri la crescita più rapida, poiché l'HBM e lo stacking diretto della logica acquisiscono rilevanza nelle piattaforme di intelligenza artificiale e di calcolo. PoP rimane importante nei processori applicativi mobili, mentre FOWLP supporta progetti a basso profilo che richiedono una redistribuzione a passo fine senza un substrato tradizionale.

Per applicazione

L'HPC è il principale segmento applicativo, riflettendo l'esigenza immediata di ampiezza di banda della memoria nei sistemi di calcolo su larga scala.Gli acceleratori AI/ML sono destinati a crescere al tasso più elevato, poiché l'hardware per l'addestramento e l'inferenza integra una maggiore capacità HBM e un numero crescente di funzioni di calcolo specializzate. I dispositivi mobili e indossabili sostengono la domanda di PoP e SiP, mentre i sensori e i MEMS utilizzano processi TSV e a livello di wafer per ridurre le dimensioni del package e le perdite parassite. I sistemi di storage si avvalgono della 3D NAND e di architetture di memoria ad alta densità correlate.

Per settore di utilizzo finale

L'elettronica di consumo è il principale segmento di utilizzo finale nel 2025, sostenuto dall'implementazione su larga scala di dispositivi mobili, fotocamere ed elettronica indossabile compatti. Si prevede che i centri dati e l'informatica aziendale cresceranno più rapidamente, raggiungendo 1.416,87 milioni di dollari USA entro il 2035. Questa differenza riflette il valore economico della riduzione dei colli di bottiglia della memoria nelle infrastrutture di intelligenza artificiale, dove la larghezza di banda a livello di package può influire sull'utilizzo del sistema. Le applicazioni automobilistiche, sanitarie e aerospaziali offrono opportunità più limitate ma tecnicamente impegnative, poiché richiedono elevata affidabilità, cicli di qualificazione lunghi e, in alcuni casi, prestazioni termiche o di resistenza alle radiazioni specializzate.

La struttura dei segmenti indica inoltre un cambiamento di più lungo periodo. Si prevede che il 3D monolitico crescerà del 22,37% e l'integrazione eterogenea del 22,09%, entrambi al di sopra del mercato complessivo. Queste categorie richiedono più di un perfezionamento incrementale del package; necessitano di decisioni coordinate sul partizionamento dei die, sulla selezione del nodo di processo, sugli standard di interconnessione, sulla progettazione termica e sui test. I fornitori in grado di qualificare tali interfacce tra diversi materiali e partner produttivi saranno meglio posizionati rispetto alle aziende che offrono unicamente una fase di packaging isolata.

Analisi regionale del mercato dello stacking 3D dei chip

Nord America

Si prevede che il Nord America si espanda da 220,99 milioni di dollari USA nel 2025 a 1.469,35 milioni di dollari USA nel 2035, con un CAGR del 20,96%. Gli Stati Uniti rappresentano la maggior parte della domanda regionale, in aumento da 173,73 milioni di dollari USA a 1.177,83 milioni di dollari USA, con un CAGR del 21,20%, mentre il Canada passa da 47,26 milioni di dollari USA a 291,52 milioni di dollari USA. La politica statunitense in materia di semiconduttori sta rafforzando le capacità nazionali di packaging attraverso i finanziamenti del National Advanced Packaging Manufacturing Program e lo stabilimento in Arizona previsto da Amkor.^{[7]U.S. National Institute of Standards and Technology, U.S. Department of Commerce Announces $1.4 Billion in Final Awards to Support the Next Generation of U.S. Semiconductor Advanced Packaging, January 16, 2025, nist.gov[8]U.S. Department of Commerce, Biden-Harris Administration Announces CHIPS Incentives Award for Amkor Technology Arizona, December 20, 2024, commerce.gov} TSMC ha inoltre indicato piani per sviluppare capacità CoWoS e 3D-IC presso il proprio campus in Arizona entro il 2029.

Europa

Si prevede che l'Europa cresca da 167,33 milioni di dollari USA nel 2025 a 1.045,80 milioni di dollari USA nel 2035, con un CAGR del 20,21%. La Germania è in testa alla regione con un CAGR del 21,19%, seguita dal Regno Unito con il 20,60%. L'opportunità regionale è determinata dalla domanda dei settori automobilistico, industriale e delle comunicazioni, nei quali i requisiti di qualificazione rendono importanti l'affidabilità del packaging e la continuità delle forniture. Francia, Italia, Spagna, Paesi Bassi e il resto d'Europa contribuiscono attraverso reti di fornitura nei settori della progettazione di semiconduttori, delle apparecchiature, dei materiali e dell'industria automobilistica.

Asia Pacifico

L'Asia-Pacifico è il più grande mercato regionale e quello in più rapida crescita, passando da 288,07 milioni di dollari USA nel 2025 a 2.099,07 milioni di dollari USA nel 2035, con un tasso di crescita annuo composto (CAGR) del 22,07%. Si prevede che la Cina cresca del 23,32%, passando da 126,39 milioni di dollari USA a 1.019,14 milioni di dollari USA, mentre per il Giappone e la Corea del Sud si prevede una crescita rispettivamente del 23,11% e del 22,68%. La posizione della Corea del Sud nel settore HBM è rafforzata dalle tappe di sviluppo dei prodotti HBM3E e HBM4 di SK hynix. JCET sta ampliando la propria presenza nel packaging 2.5D/3D ad alta densità a livello di wafer attraverso un nuovo stabilimento a Lin-gang, Shanghai, sostenuto da ricavi dichiarati pari a 27 miliardi di RMB nel 2025 derivanti dal packaging avanzato. India e Australia sono incluse nel Resto dell'Asia-Pacifico, per il quale si prevede una crescita da 93,97 milioni di dollari USA nel 2025 a 551,16 milioni di dollari USA nel 2035.

America Latina

Si prevede che l'America Latina passi da 70,46 milioni di dollari USA nel 2025 a 309,45 milioni di dollari USA nel 2035, con un CAGR del 16,05%. Il Messico è al primo posto nella regione, con un CAGR del 16,52%, seguito dal Brasile con il 16,22%. La domanda regionale è legata alla produzione di elettronica, allo sviluppo delle telecomunicazioni e alla prossimità alle catene di fornitura nordamericane. La produzione di packaging avanzato rimane limitata rispetto a quella dell'Asia-Pacifico e del Nord America, rendendo la disponibilità delle importazioni e l'integrazione della catena di fornitura fattori importanti per l'evoluzione del mercato.

Medio Oriente e Africa

Si prevede che il mercato del Medio Oriente e dell'Africa cresca da 61,86 milioni di dollari USA nel 2025 a 324,01 milioni di dollari USA nel 2035, con un CAGR del 17,95%. Per gli Emirati Arabi Uniti si prevede una crescita del 19,02%, per l'Arabia Saudita del 18,53% e per il Sudafrica del 17,07%. La domanda regionale è principalmente associata alle infrastrutture dei data center, allo sviluppo delle telecomunicazioni, all'automazione industriale e ai prodotti elettronici ad alte prestazioni importati. Durante il periodo di previsione, si prevede che il mercato rimanga maggiormente trainato dalla domanda che dalla produzione.

A nostro avviso, il CAGR del 20,96% del Nord America ha basi diverse. Si prevede che gli Stati Uniti crescano del 21,20%, in misura leggermente superiore al tasso globale, poiché i programmi pubblici e gli investimenti privati puntano a localizzare capacità di packaging strategicamente importanti. Ciò non elimina il vantaggio produttivo dell'Asia-Pacifico nel breve termine. Crea invece un secondo percorso di qualificazione per i clienti che danno priorità alla fornitura nazionale, in particolare nei casi in cui i programmi relativi all'IA, alla difesa e alle infrastrutture critiche richiedano un maggiore controllo sulla localizzazione geografica della produzione.

Quota di mercato e panorama competitivo del mercato dello stacking 3D dei chip

Il mercato è concentrato nel segmento del packaging avanzato. Nel 2025, TSMC, Samsung Electronics, SK hynix, Intel Corporation e ASE Technology Holding rappresentano complessivamente circa il 76% del mercato. La concorrenza è determinata dalla maturità della piattaforma, dalla resa produttiva con geometrie ridotte, dall'accesso alla produzione di memorie e alla fabbricazione front-end, dal coinvolgimento dei clienti nella progettazione e dalla portata geografica della produzione. I fornitori integrati con le fonderie combinano lo sviluppo del package con la fabbricazione dei wafer, mentre i fornitori OSAT competono attraverso l'ampiezza della base clienti, la specializzazione nell'assemblaggio e nei test e la flessibilità della capacità produttiva.

Nel 2025 TSMC deteneva una quota di mercato del 22,0%. La famiglia CoWoS supporta package di grandi dimensioni per l'IA e l'HPC, mentre SoIC è destinato all'integrazione 3D. La domanda dichiarata di CoWoS ha stimolato l'espansione della capacità e TSMC ha indicato piani per sviluppare capacità CoWoS e 3D-IC in Arizona prima del 2029.

Samsung Electronics deteneva una quota del 18,3% nel 2025. L'azienda riunisce le capacità di produzione di DRAM, HBM, fonderia e packaging avanzato all'interno di un'unica organizzazione. Il portafoglio SAINT comprende configurazioni SRAM-on-logic, logic-on-logic e DRAM-on-logic. Samsung ha annunciato una soluzione di packaging 2 nm GAA e I-Cube S per l'applicazione di intelligenza artificiale di Preferred Networks.

SK hynix deteneva una quota del 15,4% nel 2025 ed è concentrata sull'HBM. La produzione in volumi dell'HBM3E 12-layer dell'azienda e il successivo campionamento dell'HBM4 rafforzano il suo ruolo nella componente di memoria del packaging degli acceleratori di intelligenza artificiale.

Intel Corporation deteneva una quota dell'11,0% nel 2025. Il suo portafoglio di packaging comprende EMIB, Foveros e Foveros Direct. Foveros Direct utilizza un bonding rame-rame inferiore a 10 µm, consentendo connessioni più dense tra i die e percorsi termici continui tra gli strati.

Amkor Technology sta rafforzando la propria posizione nel packaging avanzato negli Stati Uniti attraverso il progetto di un impianto a Peoria, in Arizona. Il progetto da 2 miliardi di dollari USA ha ricevuto un'assegnazione fino a 407 milioni di dollari USA nell'ambito del CHIPS Incentives Program ed è destinato a supportare il packaging di chip all'avanguardia e di chip per l'intelligenza artificiale.

JCET Group è un importante OSAT cinese, con ricavi dichiarati dal packaging avanzato pari a 27 miliardi di RMB nel 2025. Il suo investimento a Lin-gang è destinato al packaging wafer-level ad alta densità 2.5D/3D e riflette gli sforzi della Cina per sviluppare capacità nazionali di packaging avanzato.^{[9]South China Morning Post, China's JCET to Build New Plant in Shanghai to Expand Advanced Chip Packaging, 2025, scmp.com}

Micron Technology compete nel segmento HBM con una roadmap di prodotto incentrata sull'HBM4. La specifica HBM4 dell'azienda include un'interfaccia a 2.048 bit e una larghezza di banda superiore a 2,8 TB/s per stack, posizionando l'azienda per i sistemi di intelligenza artificiale e HPC di prossima generazione.

Broadcom ha introdotto la piattaforma 3.5D XDSiP, che combina lo stacking 3D e il posizionamento 2.5D. La piattaforma è progettata per integrare oltre 6.000 mm² di silicio e fino a 12 stack HBM per processori personalizzati di grandi dimensioni destinati all'intelligenza artificiale e agli hyperscaler.

Qualcomm favorisce l'adozione del PoP avanzato e delle tecnologie di packaging correlate nei prodotti mobili, wireless, di intelligenza artificiale edge e automobilistici. Il suo coinvolgimento nella standardizzazione di UCIe sostiene un ecosistema interoperabile di chiplet.

Recenti sviluppi del settore

• Settembre 2024 - SK hynix: SK hynix ha avviato la produzione in volumi di un prodotto HBM3E da 36 GB, 12-layer. L'azienda ha utilizzato la tecnologia TSV e Advanced MR-MUF, riportando una dissipazione del calore superiore del 10% rispetto al precedente processo di stampaggio. I die DRAM erano più sottili del 40% rispetto a quelli del precedente prodotto a otto strati.
• Dicembre 2024 - Broadcom: Broadcom ha introdotto la piattaforma 3.5D XDSiP per sistemi orientati all'intelligenza artificiale. La piattaforma combina lo stacking 3D del silicio con il posizionamento 2.5D, supporta oltre 6.000 mm² di silicio e fino a 12 moduli HBM ed è stata descritta come in grado di offrire una densità di segnale die-to-die sette volte superiore rispetto agli approcci di stacking face-to-back.
• Dicembre 2024 - Amkor Technology: il Dipartimento del Commercio degli Stati Uniti ha annunciato un'assegnazione fino a 407 milioni di dollari USA ad Amkor Technology Arizona per un impianto greenfield da 2 miliardi di dollari USA destinato al packaging e ai test a Peoria, in Arizona. Si prevede che il progetto sostenga il packaging avanzato nazionale e circa 2.000 posti di lavoro nel settore manifatturiero.
• Gennaio 2025 - U.S. National Advanced Packaging Manufacturing Program: il Dipartimento del Commercio degli Stati Uniti ha finalizzato assegnazioni per 1,4 miliardi di dollari USA, inclusi 300 milioni di dollari USA per la ricerca su substrati e materiali e 1,1 miliardi di dollari USA per l'impianto di Natcast destinato ai progetti pilota di packaging avanzato a Tempe, in Arizona.
• Marzo 2025 - SK hynix: SK hynix ha inviato campioni di HBM4 12-layer ai principali clienti. L'azienda ha riportato una larghezza di banda superiore a 2 TB/s per stack e ha fissato come obiettivo l'avvio della produzione di massa nella seconda metà del 2025.
• 2025 - JCET Group: JCET ha riportato ricavi dal packaging avanzato pari a 27 miliardi di RMB e ha annunciato un investimento in un nuovo impianto a Lin-gang, Shanghai, destinato al packaging wafer-level ad alta densità 2.5D/3D. L'azienda ha inoltre costituito una controllata SiP interamente controllata, focalizzata sulla produzione intelligente.
• Aprile 2026 - TSMC: TSMC ha confermato i piani per creare capacità di confezionamento CoWoS e 3D-IC presso il proprio campus in Arizona, con l'obiettivo di rendere operativa tale capacità prima del 2029. L'azienda ha indicato tempi di consegna per CoWoS compresi tra 52 e 78 settimane e ha segnalato che il confezionamento avanzato rappresentava oltre il 10% dei suoi ricavi.