Marché des interconnexions de chiplets Taille et part 2026-2035

Taille du marché des interconnexions de chiplets

Le marché mondial des interconnexions de chiplets était évalué à 2,17 milliards de dollars (USD) en 2025 et devrait atteindre 2,89 milliards de dollars (USD) en 2026, puis 41,2 milliards de dollars (USD) d'ici 2035, avec un taux de croissance annuel composé (CAGR) d'environ 34,36 % entre 2026 et 2035. Le marché englobe les liaisons électriques et optiques puce-à-puce, la signalisation SerDes et parallèle, les modèles de protocoles ouverts et propriétaires, les composants IP de couche physique (PHY) et de contrôleur/protocole, ainsi que les éléments matériels de boîtier associés, notamment les interposeurs en silicium, les ponts intégrés et les plateformes organiques ou fan-out à couche de redistribution.

L'adoption des chiplets modifie l'économie de la conception des processeurs, car les fonctions de calcul, d'E/S, de mémoire, analogiques et d'accélération ne doivent plus partager le même nœud de procédé ni une seule grande puce. L'architecture EPYC de quatrième génération d'AMD illustre ce modèle : jusqu'à 12 puces de calcul Zen 4 en 5 nm se connectent à une puce d'E/S par l'intermédiaire de liaisons GMI3 fonctionnant à 32 Gbit/s, ce qui permet de maintenir la fonction d'E/S sur un nœud de fabrication plus économique ^{[2]Advanced Micro Devices, amd.com}. La conséquence commerciale est que chaque conception désagrégée introduit un ensemble d'exigences en matière d'interface puce-à-puce, couvrant la signalisation physique, le contrôle des protocoles, le routage dans le boîtier, la validation et la co-conception thermique.

UCIe est devenu un mécanisme central pour élargir le marché adressable au-delà des interfaces développées en interne. Le consortium a été créé en 2022 par 12 membres fondateurs du conseil d'administration, parmi lesquels AMD, Intel, NVIDIA, Qualcomm, Samsung, TSMC, Arm, Google Cloud, Meta, Microsoft, Alibaba et ASE ^{[1]UCIe Consortium, uciexpress.org}. Ses spécifications ont évolué des E/S puce-à-puce en 2D et 2,5D d'UCIe 1.x vers la prise en charge des boîtiers 3D dans UCIe 2.0 et une capacité de 64 GT/s dans UCIe 3.0, publiée en août 2025.

Les accélérateurs d'IA et les systèmes HPC constituent les principaux pôles de demande à court terme, car leurs performances dépendent du transfert de données entre les tuiles de calcul et la mémoire à large bande passante au sein de boîtiers étroitement intégrés. La politique américaine reflète l'importance stratégique de cette couche de boîtage : le National Advanced Packaging Manufacturing Program soutient des travaux consacrés aux substrats avancés, à la photonique, à la gestion thermique, aux chiplets et à la co-conception, tandis que le Department of Commerce a annoncé jusqu'à 1,6 milliard de dollars (USD) de financement en recherche et développement (R&D) du NAPMP réparti entre cinq domaines technologiques du boîtage avancé. Le programme NGMM de DARPA considère de la même manière l'intégration hétérogène 3D comme un élément fondamental de la fabrication de microélectronique destinée à la défense et aux applications commerciales.

La contrainte d'approvisionnement se concentre de plus en plus sur le boîtier plutôt que sur la seule conception logique. Le NAPMP identifie l'assemblage avancé comme un catalyseur essentiel des progrès récents de l'IA, et la feuille de route d'Intel illustre l'évolution de la densité, avec un pas de bosse EMIB de 45 µm et une liaison cuivre Foveros Direct de 9 µm. La pile d'interconnexion des chiplets constitue ainsi à elle seule un segment d'investissement à part entière : les IP PHY, les IP de protocole, les puces de pont, les interposeurs et les outils de validation des boîtiers représentent chacun une part croissante de la valeur lorsqu'un processeur passe d'une architecture monolithique à un assemblage multi-puces. La standardisation élargit encore cette opportunité en permettant aux fournisseurs d'IP tiers de cibler des interfaces réutilisables plutôt que la structure d'interconnexion propriétaire d'un seul client. Le principal risque tient au fait que la capacité d'assemblage, les performances thermiques et l'interopérabilité doivent progresser au même rythme que la demande de calcul ; dans le cas contraire, l'assemblage avancé devient le goulot d'étranglement du débit des composants matériels destinés à l'IA.

Principaux moteurs

Demande en matière d'intégration hétérogène L'assemblage multi-puces offre aux concepteurs de semi-conducteurs une solution concrète pour combiner des fonctions présentant des exigences différentes en matière de nœud, de performances et de fiabilité. L'EMIB d'Intel relie des chiplets adjacents au moyen de ponts en silicium intégrés localement, avec un pas de bosse de 45 µm, tandis que Foveros Direct permet une liaison cuivre face à face avec un pas de 9 µm ^{[3]Intel Corporation, intel.com}. Ces plateformes montrent que la densité d'interconnexion est désormais une variable de conception qui détermine quelles fonctions peuvent être séparées sans perdre les avantages en matière de latence et de bande passante auparavant associés à une puce monolithique.

Les programmes publics renforcent la même orientation technologique. Le NAPMP donne la priorité aux substrats avancés, à la photonique, à la gestion thermique, aux écosystèmes de chiplets et à la co-conception, car l'assemblage avancé est de plus en plus nécessaire pour transformer les performances des puces de pointe en systèmes déployables. L'initiative NGMM de la DARPA étend cette logique à la R&D nationale sur l'intégration 3D hétérogène et à la production pilote. Ce soutien est important pour le marché de l'interconnexion, car les capacités d'assemblage sont indissociables de la validation des interfaces, du développement des matériaux et de l'automatisation de la conception.

Optimisation des coûts des nœuds avancés Les chiplets permettent aux fonctions de calcul à forte valeur ajoutée d'utiliser des nœuds avancés tout en conservant les E/S et les autres fonctions sur des nœuds moins coûteux.

Dans l'architecture EPYC Genoa d'AMD, les matrices de calcul en 5 nm communiquent avec une matrice centrale d'E/S par l'intermédiaire de liaisons GMI3, illustrant comment le réseau d'interconnexion permet d'intégrer différents choix de procédés au sein d'un même processeur. La proposition de valeur est particulièrement forte pour les processeurs de grande taille, pour lesquels un défaut sur une matrice monolithique peut détruire une valeur de plaquette issue d'un nœud plus avancé supérieure à celle qu'entraînerait un défaut sur un chiplet plus petit et pouvant être testé séparément.

Ce modèle transfère les dépenses vers les PHY die-to-die, les protocoles, le routage dans le boîtier et les outils de co-conception. Une architecture à chiplets peut réduire la quantité de silicium de pointe nécessaire aux fonctions périphériques, mais elle augmente également le nombre d'interfaces qui doivent satisfaire simultanément aux exigences de puissance, de latence, de fiabilité et de fabricabilité. Le contenu en interconnexions augmente donc avec la désagrégation fonctionnelle, même lorsque la surface totale de silicium ne progresse pas.

Mise à l'échelle des charges de travail d'IA et de calcul haute performance Les accélérateurs d'IA nécessitent des connexions denses entre les tuiles de calcul et la mémoire à large bande passante, ce qui fait de la bande passante au niveau du boîtier un déterminant des performances utilisables du système. Le NIST indique que les avancées récentes de l'IA n'auraient pas été possibles sans le conditionnement avancé, tandis que le ministère du Commerce inclut la photonique et les technologies de connecteurs RF parmi les cinq domaines de R&D du NAPMP. La demande du marché est la plus forte lorsque l'augmentation de la capacité de calcul ne peut être réalisée efficacement sans une hausse correspondante des transferts de données à l'intérieur et au-delà du boîtier.

L'objectif d'Intel d'atteindre un billion de transistors par boîtier d'ici 2030 souligne la pertinence du conditionnement haute densité pour le marché des interconnexions ^{[3]Intel Corporation, intel.com}. À mesure que les boîtiers intègrent davantage de matrices, le défi consiste à coordonner la distribution de l'alimentation, les chemins thermiques, le routage physique et le comportement des protocoles dans un système intégré dans un boîtier de plus grande envergure. Cette évolution favorise les fournisseurs capables de proposer des solutions validées plutôt que des blocs d'interface isolés.

Amélioration du rendement et flexibilité de conception La séparation des fonctions en chiplets peut améliorer la flexibilité de conception, car les unités de calcul, la mémoire cache, les E/S et les accélérateurs spécialisés peuvent être optimisés indépendamment avant l'assemblage final. L'approche Foveros 2.5D d'Intel utilise une matrice de base passive avec des matrices actives face à face, créant une possibilité de combiner dans un même boîtier des fonctions issues de nœuds différents ^{[3]Intel Corporation, intel.com}. Cette architecture est intéressante lorsqu'une conception intégrée doit trouver un équilibre entre la densité de calcul d'une technologie de pointe et les fonctions périphériques sensibles aux coûts ou fortement analogiques.

L'avantage n'est pas automatique, mais dépend des conditions de mise en œuvre. Tout gain de rendement lié à l'utilisation de matrices plus petites peut être annulé si l'assemblage du boîtier, la fiabilité des microbosses ou la gestion thermique provoque des défaillances à un stade avancé du processus de fabrication. C'est pourquoi la capacité de qualification des interfaces et des boîtiers devient commercialement importante, parallèlement au rendement au niveau de la plaquette.

Standardisation de l'écosystème et interconnexions ouvertes L'UCIe réduit le coût de constitution d'un écosystème de chiplets multi-fournisseurs en définissant des éléments communs sur les plans physique, protocolaire et logiciel pour les connexions die-to-die ^{[1]UCIe Consortium, uciexpress.org}. L'UCIe 2.0 a ajouté la prise en charge de l'UCIe-3D, une architecture de gestion DFx et des cadres de tests de conformité destinés à améliorer la validation de l'interopérabilité. L'UCIe 3.0 a ensuite porté les performances à 64 GT/s en août 2025.

L'effet commercial de la norme est particulièrement important pour les fournisseurs de propriété intellectuelle (IP) et d'outils d'automatisation de la conception électronique (EDA). Une interface réutilisable conforme à l'UCIe peut servir plusieurs clients et programmes de fonderie, tandis que les interfaces propriétaires sont généralement liées à une seule feuille de route de processeur. L'annonce faite par Ayar Labs en mars 2025 d'un chiplet d'E/S optique conforme à l'UCIe, offrant un débit de 8 Tbps, illustre comment une interface électrique ouverte peut fournir un point d'entrée à de nouvelles technologies optiques dans les architectures d'extension de systèmes d'IA.

Principales contraintes

Interopérabilité incomplète L'UCIe a établi une orientation commune pour l'intégration die-to-die, mais une spécification ouverte ne rend pas à elle seule les chiplets interchangeables. L'UCIe 2.0 a introduit des cadres de conformité et indiqué que l'interopérabilité entre différents fournisseurs de PHY n'avait pas encore été validée à grande échelle. Les concepteurs doivent encore qualifier le comportement combiné des implémentations PHY, des contrôleurs de protocole, des substrats de boîtier, des réseaux d'alimentation électrique et des fonctions de gestion du système.

Cette contrainte est particulièrement importante pour les clients qui cherchent à s'approvisionner en chiplets auprès de différentes organisations et fonderies. Les grandes entreprises intégrées peuvent continuer à optimiser des fabrications propriétaires autour de leurs propres produits, tandis que les concepteurs de plus petite taille doivent assumer une charge de vérification accrue lors de l'assemblage de composants hétérogènes. La transition entre une spécification normalisée et une interopérabilité largement éprouvée déterminera la rapidité avec laquelle les interfaces ouvertes dépasseront le cercle des premiers utilisateurs.

Contraintes thermiques et de gestion de l'énergie Les interconnexions à pas plus fin et l'empilement plus dense accroissent les exigences de gestion thermique à l'intérieur d'un boîtier. Intel considère le gauchissement thermique comme un défi auquel ses approches de boîtier hybride EMIB et Foveros doivent répondre par l'ingénierie structurelle ^{[3]Intel Corporation, intel.com}. Le NAPMP recense séparément la distribution de l'énergie et la gestion thermique parmi ses priorités en matière de recherche et développement, ce qui indique que ces contraintes restent importantes à l'échelle du secteur.

Cette contrainte s'accentue à mesure que les boîtiers évoluent d'une intégration 2,5D horizontale vers des structures 3D plus denses. Une bande passante plus élevée par unité de surface, un plus grand nombre de puces actives et des pas de liaison plus serrés peuvent améliorer les performances du système, mais ils imposent également des exigences plus strictes en matière d'extraction de chaleur, de stabilité mécanique et de fiabilité à long terme. La capacité thermique devrait donc déterminer quelles architectures peuvent être fabriquées à grande échelle, plutôt que d'influer uniquement sur le coût du boîtier.

La gestion thermique suit une trajectoire différente.

Il ne s'améliore pas spontanément à mesure que les normes se multiplient, car les facteurs de croissance du marché — davantage de puces par boîtier, un pas plus fin et une densité accrue de bande passante — intensifient également les gradients thermiques et les contraintes mécaniques. L'accent mis par le NAPMP sur la distribution de l'énergie et la gestion thermique, ainsi que la réponse d'Intel au gauchissement thermique, indiquent que la co-conception de la puce, du boîtier, des matériaux et du refroidissement restera une capacité rare ^{[3]Intel Corporation, intel.com}. Cette asymétrie favorise les fournisseurs de solutions de boîtier intégrées tels qu'Intel Foundry, TSMC et Amkor, qui peuvent capter des activités à plus forte valeur ajoutée lorsque l'architecture du boîtier et la qualification thermique sont indissociables. Les fournisseurs de propriété intellectuelle seuls conservent un modèle de licence plus évolutif, mais leur réussite commerciale dépendra de plus en plus de leur capacité à démontrer que leurs interfaces peuvent fonctionner dans les enveloppes thermiques et énergétiques définies par les intégrateurs de boîtiers.

Analyse des segments du marché des interconnexions de chiplets

Par type d'interconnexion

Interconnexions électriques Les interconnexions électriques représentaient 1 344,81 millions de dollars (USD) en 2025 et devraient atteindre 1 777,52 millions de dollars (USD) en 2026, puis 23 648,93 millions de dollars (USD) d'ici 2035, avec un taux de croissance annuel composé (CAGR) de 33,32 %. Leur ampleur reflète la base installée de microbosses en cuivre, de couches de redistribution, de vias traversants en silicium et de liaisons électriques à courte portée utilisées dans les boîtiers actuels intégrant des processeurs, des accélérateurs et de la mémoire HBM. La deuxième génération d'EMIB d'Intel réduit le pas des bosses de 55 µm à 45 µm, augmentant ainsi la densité des chiplets adjacents horizontalement ^{[3]Intel Corporation, intel.com}.

Les liaisons électriques restent privilégiées pour les connexions courtes à haute densité, car les procédés de boîtage établis peuvent prendre en charge de grandes matrices de conducteurs parallèles avec une faible latence. Leur croissance plus lente que celle des interconnexions optiques n'indique pas un remplacement dans le routage central au sein des boîtiers ; elle reflète plutôt le besoin croissant d'architectures optiques lorsque la portée, la bande passante agrégée et les contraintes énergétiques dépassent les limites pratiques du cuivre.

Interconnexions optiques Les interconnexions optiques devraient progresser, passant de 822,82 millions de dollars (USD) en 2025 à 1 109,94 millions de dollars (USD) en 2026, puis à 17 551,29 millions de dollars (USD) d'ici 2035, avec un taux de croissance annuel composé (CAGR) de 35,90 %. Ayar Labs a annoncé TeraPHY en mars 2025 comme un chiplet d'E/S optique conforme à UCIe, offrant un débit de 8 Tbps. Son interface électrique UCIe assure une passerelle entre la connectivité électrique à l'échelle des chiplets et la transmission photonique pour les systèmes d'extension de l'IA ^{[4]Ayar Labs, ayarlabs.com}.

La croissance du segment optique est liée à la mise à l'échelle au niveau du système plutôt qu'au remplacement massif du câblage électrique intraboîtier. L'intégration de TeraPHY avec les sources lumineuses distantes SuperNova, démontrée dans une configuration prenant en charge jusqu'à un pétabit par seconde de bande passante bidirectionnelle, souligne la pertinence des chiplets optiques lorsque les réseaux d'accélérateurs doivent s'étendre au-delà d'un seul boîtier ^{[4]Ayar Labs, ayarlabs.com}. L'accent mis par le NAPMP sur les technologies de connectique, notamment la photonique, renforce également cette orientation.

Par architecture de signalisation

Interconnexions basées sur SerDesLes interconnexions fondées sur SerDes ont généré 1 182,35 millions de dollars (USD) en 2025 et devraient atteindre 19 611,30 millions de dollars (USD) d’ici 2035, avec un taux de croissance annuel composé (CAGR) de 32,54 %. Elles restent importantes pour les liaisons série à haut débit, les communications au niveau du socket et les fonctions d’E/S à plus longue portée. L’architecture EPYC d’AMD utilise la capacité SerDes PCIe Gen 5 pour la connectivité externe et inter-socket, démontrant le rôle continu de la signalisation série autour d’un processeur à chiplets.

Leur croissance est inférieure à celle des architectures parallèles, car de nombreuses connexions puce à puce à haute densité s’effectuent sur des distances extrêmement courtes au niveau des interposeurs et des ponts. Dans ces environnements, une interface parallèle large peut fournir une bande passante globale élevée sans les compromis en matière de consommation d’énergie et de complexité associés à la sérialisation et à la récupération de chaque flux de données.

Interconnexions fondées sur le parallélisme Les architectures fondées sur le parallélisme devraient passer de 985,28 millions de dollars (USD) en 2025 à 21 588,92 millions de dollars (USD) d’ici 2035, avec un CAGR de 36,25 %, le plus élevé du segment parmi les architectures. L’UCIe est conçue autour des exigences d’E/S puce à puce à courte portée pour les boîtiers standard et avancés. Cette architecture est adaptée aux configurations reposant sur des interposeurs en silicium et des ponts intégrés, où les trajets courts et les pas fins permettent de prendre en charge un grand nombre de voies électriques simultanées.

La signalisation parallèle bénéficie directement des mêmes tendances en matière de densité des boîtiers que celles qui stimulent les accélérateurs d’IA. À mesure que les boîtiers intègrent davantage de tuiles de calcul et de piles HBM, les interfaces larges à courte portée peuvent fournir un débit global élevé tout en évitant le coût énergétique d’une sérialisation répétée. L’exigence commerciale ne porte donc plus seulement sur une liaison générique à haut débit, mais de plus en plus sur une interface parallèle qualifiée, compatible avec une technologie de boîtier spécifique et un environnement de conception de fondeur.

Par modèle de protocole

Protocoles fondés sur des normes ouvertes Les protocoles fondés sur des normes ouvertes devraient passer de 847,34 millions de dollars (USD) en 2025 à 19 116,90 millions de dollars (USD) d’ici 2035, avec le CAGR le plus élevé parmi toutes les dimensions de segmentation, soit 36,68 %. L’UCIe constitue actuellement le principal point de référence de l’écosystème, avec plus de 130 entreprises membres et une évolution de la norme qui inclut désormais la prise en charge du packaging 3D, une architecture de gestion, des tests de conformité et des performances de 64 GT/s.

La prime de croissance reflète l’importance économique de la réduction des risques liés à l’intégration et à la vérification. Les protocoles ouverts sont particulièrement pertinents lorsqu’un client recherche des blocs de propriété intellectuelle réutilisables, un approvisionnement multi-fournisseurs ou un flux de conception portable entre fondeurs. La contrainte tient au fait que l’interopérabilité doit être démontrée dans des environnements réels de silicium et de boîtier, et pas simplement spécifiée au niveau de la norme.

Protocoles propriétaires puce à puce Les interfaces propriétaires représentaient 1 320,29 millions de dollars (USD) en 2025 et devraient atteindre 22 083,32 millions de dollars (USD) d’ici 2035, avec un CAGR de 32,63 %. Leur base plus élevée en 2025 reflète les architectures déjà déployées par les principaux fournisseurs de processeurs et d’accélérateurs, qui utilisent des interfaces optimisées en interne afin de répondre à leurs propres exigences de performance et de cohérence. Les liaisons GMI3 d’AMD dans les processeurs EPYC illustrent une interconnexion propriétaire optimisée au sein d’une architecture de produit plus large.

Les protocoles propriétaires devraient rester importants pour les systèmes intégrés de pointe, en particulier lorsque la différenciation des performances dépend d’un matériel et de logiciels étroitement couplés. Toutefois, leur rythme de croissance est inférieur à celui des normes ouvertes, car les coûts de développement propriétaires et la dépendance à un écosystème fermé deviennent moins attrayants lorsque des interfaces standard qualifiées peuvent répondre à un éventail plus large de combinaisons de chiplets.

Par couche IP d’interconnexion

IP PHYL’IP PHY devrait progresser de 1 313,64 millions de dollars (USD) en 2025 à 22 660,12 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 33,06 %. Cette couche comprend le conditionnement des signaux électriques, l’étalonnage, la synchronisation d’horloge, la récupération des données et les fonctions de conversion électro-optique. Les capacités PHY sont obligatoires dans chaque connexion entre puces, ce qui explique leur importante base de revenus.

Le défi technique est de plus en plus lié au contexte du boîtier. Un PHY conçu pour un pas de plots, un substrat, un profil de pertes du canal ou une enveloppe thermique donnés peut nécessiter une adaptation substantielle dans un autre contexte. Les fournisseurs se livrent donc concurrence non seulement sur les performances des signaux, mais aussi sur la portabilité des procédés, la modélisation adaptée au boîtier et l’assistance à la vérification.

IP de contrôleur et de protocole L’IP de contrôleur et de protocole devrait passer de 853,99 millions de dollars (USD) en 2025 à 18 540,10 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 36,13 %. Elle comprend les fonctions de contrôle des liaisons, d’adaptation des protocoles, de gestion, de cohérence et de contrôle de flux nécessaires pour faire fonctionner plusieurs puces nues comme un système intégré. L’architecture DFx d’UCIe 2.0 illustre l’importance croissante de la gestion et de la visibilité sur le cycle de vie dans les systèmes à plusieurs puces.

Le taux de croissance supérieur à celui de l’IP PHY indique que la complexité des systèmes se déplace vers les couches supérieures. À mesure que les boîtiers intègrent davantage de puces et de fonctions hétérogènes, la valeur différenciante se déplace vers la gestion de la cohérence, la traduction des protocoles, la gestion des erreurs et l’observabilité dans l’ensemble de l’assemblage. Les fournisseurs capables d’associer un PHY validé à une IP de contrôleur et à des supports d’intégration bénéficient ainsi d’un avantage commercial.

Par matériel permettant l’interconnexion

Interposeurs en silicium Les interposeurs en silicium devraient progresser de 1 024,93 millions de dollars (USD) en 2025 à 19 776,11 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 34,56 %. Ils assurent un routage dense pour les boîtiers haute performance nécessitant un couplage étroit entre les puces de calcul, la mémoire et les blocs d’E/S. Intel présente EMIB comme une solution assurant une connectivité à large bande passante entre de grandes puces sans recourir à un interposeur en silicium couvrant toute la surface, ce qui confirme l’importance de l’interposeur en tant qu’architecture de référence pour l’intégration haute densité ^{[3]Intel Corporation, intel.com}.

Le segment demeure essentiel pour les boîtiers destinés à l’IA et au calcul haute performance (HPC), car sa densité de routage et ses caractéristiques électriques permettent de prendre en charge des connexions exigeantes entre puces. Son principal compromis réside dans le coût et la complexité du boîtier, ce qui favorise d’autres approches matérielles lorsque seul un routage haute densité localisé est nécessaire.

Ponts en silicium intégrés Les ponts en silicium intégrés devraient passer de 788,28 millions de dollars (USD) en 2025 à 17 468,89 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 36,44 %. EMIB montre comment des ponts localisés peuvent relier des puces adjacentes sans placer un interposeur en silicium couvrant toute la surface sous le boîtier ^{[3]Intel Corporation, intel.com}. Cette architecture peut réduire la quantité de silicium utilisée tout en conservant une connectivité haute densité dans les zones où elle est la plus nécessaire.

Son taux de croissance supérieur à celui du marché reflète la nécessité plus générale de trouver un équilibre entre la densité du boîtier, le coût des matériaux et la conception thermique. Les architectures à base de ponts sont particulièrement pertinentes lorsqu’un interposeur intégral ajouterait une surface inutile ou compliquerait la structure mécanique et thermique d’un grand boîtier à plusieurs puces.

Interposeurs organiques et RDL fan-out Les interposeurs organiques et le RDL fan-out devraient progresser de 354,42 millions de dollars (USD) en 2025 à 3 955,22 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 27,20 %. Leur coût inférieur les rend pertinents pour les applications ne nécessitant pas la densité de routage maximale des interposeurs en silicium. Le NIST a accordé un financement à l’Arizona State University pour le développement de boîtiers fan-out au niveau de tranches de 300 mm et de panneaux de 600 mm dans le cadre du programme NAPMP.

La croissance plus lente du segment reflète l'écart entre les plateformes de boîtiers rentables et les exigences extrêmes en matière de densité de bande passante des principaux accélérateurs d'IA. Le segment conserve un rôle important dans les applications automobiles, industrielles, grand public et autres applications sensibles aux coûts, pour lesquelles l'économie du boîtier peut l'emporter sur la nécessité d'un pas d'interconnexion aussi réduit que possible.

Par utilisation finale

Calcul haute performance Le calcul haute performance (HPC) devrait progresser de 313,48 millions de dollars (USD) en 2025 à 5 438,43 millions de dollars (USD) d'ici 2035, à un taux d'environ 33,14 %. Les charges de travail scientifiques, militaires et de modélisation à grande échelle nécessitent une intégration dense des fonctions de calcul, de mémoire et d'E/S. Le programme NGMM de la DARPA cible explicitement l'intégration hétérogène en 3D, pertinente pour les applications HPC liées à la sécurité nationale et au secteur commercial.

Accélérateurs d'intelligence artificielle et d'apprentissage automatique Les accélérateurs d'IA/ML constituent le segment d'utilisation finale affichant la croissance la plus rapide, passant de 423,60 millions de dollars (USD) en 2025 à 9 888,05 millions de dollars (USD) d'ici 2035, à un taux d'environ 37,15 %. La demande provient de boîtiers devant relier des tuiles de calcul et de la mémoire HBM avec une densité élevée tout en maintenant l'efficacité énergétique. L'accent mis par le NAPMP sur le conditionnement avancé, la photonique et les systèmes à puces modulaires reflète la dépendance des performances de l'IA à l'égard de ces capacités au niveau du boîtier.

Infrastructures de centres de données et de cloud Les infrastructures de centres de données et de cloud devraient passer de 439,61 millions de dollars (USD) en 2025 à 8 652,05 millions de dollars (USD) d'ici 2035, à un taux d'environ 34,83 %. Le déploiement dans le cloud génère une demande récurrente de processeurs à puces modulaires, d'accélérateurs d'IA, de puces de réseau et de la capacité de conditionnement avancé nécessaire à leur production.

ASIC de réseau et de commutation Les ASIC de réseau devraient progresser de 287,96 millions de dollars (USD) en 2025 à 5 356,03 millions de dollars (USD) d'ici 2035, à un taux d'environ 34,07 %. Ces conceptions doivent intégrer des fonctions d'E/S à haut débit, de traitement des paquets, de mémoire et de commutation dans des contraintes strictes de puissance et de bande passante, ce qui soutient la demande d'architectures d'interconnexion série et parallèle à courte portée.

Électronique automobile La demande automobile devrait progresser de 230,02 millions de dollars (USD) en 2025 à 3 996,42 millions de dollars (USD) d'ici 2035, à un taux d'environ 33,16 %. La norme UCIe 1.1 a ajouté des extensions relatives à la fiabilité automobile et au conditionnement optimisé en termes de coûts, ce qui indique que les exigences d'interopérabilité des puces modulaires s'étendent à des applications caractérisées par des cycles de qualification plus longs et des contraintes de fiabilité.

Informatique grand public L'informatique grand public devrait passer de 179,78 millions de dollars (USD) en 2025 à 3 213,62 millions de dollars (USD) d'ici 2035, à un taux d'environ 33,54 %. L'utilisation par AMD de la conception de matrices de calcul Zen 4 dans les gammes EPYC et Ryzen illustre la manière dont des conceptions de puces modulaires réutilisables peuvent s'étendre à différentes catégories de produits. L'adoption reste sensible au coût du boîtier, ce qui limite l'utilisation des architectures les plus coûteuses à base d'interposeur dans les produits grand public fabriqués en grands volumes.

Informatique industrielle et informatique en périphérie L'informatique industrielle et l'informatique en périphérie devraient progresser de 154,57 millions de dollars (USD) en 2025 à 2 678,01 millions de dollars (USD) d'ici 2035, à un taux d'environ 33,12 %. Ces déploiements privilégient la fiabilité, la flexibilité d'intégration et la gestion du cycle de vie, ce qui soutient la demande d'architectures à puces modulaires lorsque des fonctions spécialisées de traitement ou de mémoire doivent être combinées au sein de systèmes aux contraintes de conception strictes.

Autres Les autres applications, notamment l'électronique médicale, les infrastructures de communication et les systèmes liés à l'aérospatiale, devraient progresser de 138,61 millions de dollars (USD) en 2025 à 1 977,61 millions de dollars (USD) d'ici 2035, à un taux d'environ 30,38 %.

La performance relative de la propriété intellectuelle de contrôleur/protocole par rapport à la propriété intellectuelle PHY revêt une importance particulière. La couche PHY reste indispensable et conserve une base de revenus plus importante, mais le conditionnement du signal à lui seul ne permet pas de résoudre la complexité au niveau système d’un boîtier multi-chiplets. L’ajout par UCIe 2.0 de la prise en charge de la 3D et de capacités de gestion DFx souligne l’importance croissante de la gestion du cycle de vie et de l’interopérabilité. La position la plus solide revient donc aux fournisseurs capables de proposer une propriété intellectuelle PHY parallèle et de contrôleur alignée sur UCIe, de la valider sur plusieurs PDK de fonderies et de fournir les éléments de vérification nécessaires à la mise en œuvre du boîtier. Les interfaces optiques constituent un autre vecteur de croissance lorsque la portée du système ou les exigences énergétiques dépassent la portée pratique du cuivre, comme l’illustre le chiplet d’E/S optiques de 8 Tb/s compatible avec UCIe d’Ayar Labs ^{[4]Ayar Labs, ayarlabs.com}.

Analyse régionale du marché des interconnexions pour chiplets

Amérique du Nord

L’Amérique du Nord représentait 924,57 millions de dollars (USD) en 2025 et devrait atteindre 1 232,72 millions de dollars (USD) en 2026, avec un taux de croissance annuel composé (CAGR) de 34,48 %. La région concentre une valeur substantielle dans la conception de chiplets sans usine, les architectures de processeurs propriétaires, la propriété intellectuelle PHY et de protocole, les logiciels d’EDA et le développement d’interconnexions optiques. Elle bénéficie également d’investissements publics destinés à développer davantage les capacités nationales de boîtage avancé. Le Department of Commerce a annoncé jusqu’à 1,6 milliard de dollars (USD) de financements de R&D dans le cadre du NAPMP, couvrant les équipements, la gestion thermique, les technologies de connexion, les chiplets et la co-conception ^{[5]U.S. Department of Commerce, commerce.gov}.

Les États-Unis restent particulièrement importants pour les couches de conception et de propriété intellectuelle. Les plateformes EMIB et Foveros d’Intel, les architectures de processeurs à chiplets d’AMD et le développement des E/S optiques d’Ayar Labs témoignent de la concentration de l’innovation en matière d’interconnexions dans la région. Les 300 millions de dollars (USD) de subventions de NIST destinées au boîtage avancé et accordées à Absolics, Applied Materials et à l’Arizona State University témoignent d’un effort visant à renforcer les capacités nationales en matière de substrats et de boîtage fan-out ^{[6]National Institute of Standards and Technology, nist.gov}. Le programme NGMM de la DARPA soutient en outre la R&D sur l’intégration hétérogène en 3D et les infrastructures de production pilote.

Le Canada contribue grâce à son expertise en connectivité haut débit et en propriété intellectuelle, notamment au travers des capacités d’Alphawave Semi axées sur les liaisons puce à puce et les technologies SerDes. La principale limite stratégique de la région tient au fait que les activités de conception à forte valeur ajoutée restent fortement dépendantes des capacités de boîtage avancé situées en Asie, en particulier pour la production en volume d’accélérateurs d’IA.

Europe

L’Europe a généré 382,89 millions de dollars (USD) en 2025 et devrait atteindre 502,84 millions de dollars (USD) en 2026, avec un taux de croissance annuel composé (CAGR) de 32,46 %. Son rôle est principalement axé sur l’automatisation de la conception électronique (EDA), les circuits intégrés de connectivité et à signaux mixtes, la conception de semi-conducteurs automobiles, l’électronique industrielle et la recherche avancée, plutôt que sur la fabrication d’interposeurs selon des procédés de pointe à haut volume.

La demande automobile et industrielle constitue une base d’applications durable, car ces secteurs exigent de longs cycles de qualification, une ingénierie de la fiabilité et une intégration hétérogène des fonctions de traitement, de détection, de connectivité et de gestion de l’alimentation. Les extensions de fiabilité automobile de la norme UCIe 1.1 sont pertinentes pour ce cas d’utilisation. Toutefois, le taux de croissance de l’Europe reste inférieur à celui de l’Amérique du Nord et de l’Asie-Pacifique, car la région ne dispose pas d’une capacité de fabrication de boîtiers avancés comparable à cette échelle.

Asie-Pacifique

L’Asie-Pacifique représentait 704,83 millions de dollars (USD) en 2025 et devrait atteindre 949,74 millions de dollars (USD) en 2026, enregistrant le CAGR régional le plus rapide, à 35,91 %. L’avance de la région repose sur sa concentration de capacités de fabrication physiques : procédés avancés de fonderie, interposeurs en silicium, approvisionnement en HBM, assemblage et test sous-traités de semi-conducteurs, ainsi que production de boîtiers à haut volume sont concentrés à Taïwan, en Corée du Sud, au Japon, en Malaisie, au Viêt Nam et dans d’autres sites de fabrication régionaux.

Taïwan occupe une place centrale dans la chaîne d’approvisionnement grâce aux activités de fabrication de boîtiers avancés de TSMC et à son rôle de membre fondateur de l’UCIe. La Corée du Sud contribue par l’intermédiaire des capacités de fonderie, de fabrication de boîtiers avancés et de mémoires de Samsung, tandis que le Japon constitue une base croissante pour la fabrication avancée de semi-conducteurs et le développement de matériaux. Le rôle fondateur d’ASE dans le consortium UCIe souligne également l’importance de la participation des entreprises OSAT pour transformer les normes relatives aux chiplets en produits de systèmes en boîtier industrialisables.

La Chine, l’Inde, l’Australie et les marchés d’Asie du Sud-Est jouent des rôles différents dans l’écosystème régional. La Chine développe des solutions nationales de boîtiers avancés dans un contexte de contraintes d’accès aux technologies, tandis que l’activité indienne dans le secteur des semi-conducteurs se développe à partir d’une base plus restreinte d’activités de mise en boîtier et d’assemblage. La croissance régionale qui en résulte n’est pas uniforme, mais la concentration de la production de boîtiers et de mémoires de pointe garantit que l’Asie-Pacifique demeure la principale zone géographique de production à volume élevé.

Amérique latine

L’Amérique latine a enregistré 33,67 millions de dollars (USD) en 2025 et devrait atteindre 43,25 millions de dollars (USD) en 2026, avec un CAGR de 29,57 %. Le marché est principalement tiré par la demande, les revenus provenant de systèmes importés destinés aux centres de données, aux réseaux, aux biens de consommation et à l’industrie, intégrant des processeurs à base de chiplets, plutôt que de capacités locales de conception ou de fabrication de boîtiers avancés.

Le Brésil et le Mexique offrent les voies à moyen terme les plus plausibles pour une participation accrue grâce à l’assemblage électronique, à la demande régionale des centres de données et à la diversification de la chaîne d’approvisionnement. Toutefois, l’absence de capacités à grande échelle en matière d’interposeurs en silicium, de ponts d’interconnexion et de boîtiers avancés limite le rôle immédiat de la région dans la création de valeur en amont liée à l’interconnexion des chiplets.

Moyen-Orient et Afrique

Le Moyen-Orient et l’Afrique représentaient 121,67 millions de dollars (USD) en 2025 et devraient atteindre 158,91 millions de dollars (USD) en 2026, avec un CAGR de 29,96 %. La demande est concentrée dans les infrastructures d’IA, les déploiements de services infonuagiques, les télécommunications et les importations destinées au calcul haute performance, plutôt que dans la fabrication nationale de chiplets.

L’Arabie saoudite et les Émirats arabes unis sont les principaux centres de demande, car les investissements dans l’IA et les centres de données soutiennent l’acquisition de matériel d’accélération avancé. Le marché régional reste dépendant des chaînes d’approvisionnement externes en semi-conducteurs, ce qui le rend plus exposé aux contraintes de capacité de mise en boîtier et aux conditions d’accès aux technologies que les régions dotées d’écosystèmes établis de conception, de fonderie ou d’OSAT.

Le profil de croissance de l'Europe, à 32,46 %, met en évidence les limites d'une solide base technologique en aval en l'absence d'une échelle comparable dans le conditionnement avancé. La région peut tirer parti de la demande dans les secteurs automobile et industriel ainsi que de celle en outils de conception, mais elle ne dispose pas du même levier manufacturier sur les boîtiers haute densité destinés à l'IA. L'Amérique latine et la région MEA, avec respectivement 29,57 % et 29,96 %, sont davantage exposées à la demande de systèmes importés qu'à la production en amont de composants et de boîtiers.

Nous prévoyons que la concentration géopolitique soutiendra les investissements orientés par les politiques publiques dans les capacités de conditionnement en Amérique du Nord. L'initiative de R&D NAPMP, dotée de 1,6 milliard de dollars (USD), couvre explicitement les chiplets, la photonique, la fourniture d'énergie, la gestion thermique et la co-conception, tandis que le programme NGMM de la DARPA vise la R&D nationale sur l'intégration hétérogène 3D et la production pilote ^{[5]U.S. Department of Commerce, commerce.gov}. Ces initiatives répondent à un risque pesant sur la chaîne d'approvisionnement, mais elles créent également une opportunité à long terme pour les fournisseurs nationaux de solutions de conditionnement capables de combiner matériaux, conception de boîtiers, ingénierie thermique et qualification de production. La question stratégique n'est pas de savoir si l'Amérique du Nord peut accroître ses capacités de conditionnement, mais si elle peut développer un écosystème commercialement compétitif offrant la densité, le rendement et la cadence de production requis pour les boîtiers destinés aux applications d'IA à grande échelle.

Part du marché des interconnexions de chiplets et paysage concurrentiel

Le marché est modérément concentré entre les principaux acteurs intégrés verticalement des processeurs, de la fonderie et du conditionnement. Intel détenait 18,2 % des revenus de 2025, suivi d'AMD avec 11,4 %, de NVIDIA avec 10,7 %, de TSMC avec 8,6 % et de Samsung avec 7,4 %. Ensemble, ces cinq entreprises représentaient 56,3 % des revenus du marché. Les 43,7 % restants se répartissent entre les concédants de licences de propriété intellectuelle, les fournisseurs d'outils EDA, les entreprises OSAT, les spécialistes des interfaces et les fournisseurs émergents d'interconnexions optiques.

Intel Intel combine des plateformes de conditionnement avancé, des produits à base de processeurs et des ambitions dans le domaine de la fonderie. Son rapport annuel 2024 présente la fabrication de wafers, le conditionnement, les chiplets ainsi que les logiciels et services comme des composantes stratégiques, le conditionnement avancé étant positionné comme un facteur de différenciation pour Intel Foundry ^{[7]Intel Corporation, sec.gov}. EMIB et Foveros offrent des voies complémentaires pour l'intégration horizontale et verticale de chiplets, notamment avec un pas de bosses EMIB de 45 µm et une liaison directe en cuivre Foveros de 9 µm.

AMD AMD tire sa position de ses processeurs pour serveurs fondés sur des chiplets et de ses architectures d'accélérateurs. Sa plateforme EPYC combine plusieurs matrices de calcul Zen 4 avec une matrice d'E/S centrale au moyen de liaisons GMI3, démontrant les avantages en matière de performances et de coûts d'une approche propriétaire mature fondée sur les chiplets. AMD est également membre fondateur du conseil d'administration de l'UCIe, ce qui lui confère une influence au sein de l'écosystème des normes ouvertes ^{[1]UCIe Consortium, uciexpress.org}.

NVIDIANVIDIA participe au marché par l’intermédiaire de la demande en accélérateurs d’IA, où la densité des boîtiers, l’intégration de la mémoire HBM et les architectures scale-up à large bande passante confèrent aux interconnexions avancées une importance commerciale centrale. NVIDIA est membre fondateur du conseil d’administration de l’UCIe ^{[1]UCIe Consortium, uciexpress.org}. Sa force concurrentielle dépend de la demande en plateformes d’accélérateurs et de l’accès à des capacités de packaging avancé, plutôt que d’un modèle autonome de concession de licences de propriété intellectuelle ouverte.

TSMC TSMC revêt une importance stratégique, car ses capacités de packaging avancé transforment les conceptions de chiplets sans usine en composants matériels produits en volume. En tant que membre fondateur du conseil d’administration de l’UCIe, TSMC joue un rôle direct dans un écosystème qui requiert un soutien des procédés de fonderie, la mise en œuvre des boîtiers et la qualification des interfaces ^{[1]UCIe Consortium, uciexpress.org}. Ses services de packaging avancé occupent une position déterminante entre la conception des chiplets et la production en grand volume de solutions pour l’IA et le calcul haute performance (HPC).

Samsung Samsung participe par l’intermédiaire de ses capacités de fonderie, de packaging avancé et de mémoire. Son adhésion à l’UCIe positionne l’entreprise pour servir les clients de fonderie qui développent des interfaces ouvertes pour chiplets, tandis que ses ressources en packaging et en mémoire HBM sont pertinentes pour les assemblages d’accélérateurs d’IA ^{[1]UCIe Consortium, uciexpress.org}.

Broadcom Broadcom apporte une expertise en connectivité haut débit et une exposition aux ASIC de réseau. Son rôle est particulièrement important lorsque des composants en silicium personnalisés nécessitent une intégration dense des fonctions de calcul, de mémoire et d’E/S haut débit pour les infrastructures hyperscale.

Marvell Marvell fournit des capacités de connectivité et de silicium personnalisé pertinentes pour les architectures de centres de données et de réseaux. Sa pertinence concurrentielle repose sur sa maîtrise des interfaces haut débit et sa participation à des charges de travail dans lesquelles le déploiement de chiplets est lié aux exigences de bande passante du cloud et des réseaux.

Cadence Cadence fournit les capacités d’outils d’automatisation de la conception électronique (EDA) et de propriété intellectuelle (IP) nécessaires à la mise en œuvre et à la vérification des interfaces. L’entreprise bénéficie de la complexité croissante de la conception associée à la planification des boîtiers multi-puces, à l’intégrité du signal, à la validation des protocoles et à la co-conception au niveau système.

Synopsys Synopsys est en concurrence grâce à ses capacités en propriété intellectuelle pour semi-conducteurs et en conception de circuits intégrés 3D. À mesure que les interfaces ouvertes pour chiplets se généralisent, sa proposition de valeur repose sur sa capacité à permettre aux clients de combiner une propriété intellectuelle validée avec des flux de travail de mise en œuvre et de vérification.

Alphawave Semi Alphawave Semi se concentre sur la connectivité haut débit et les blocs de propriété intellectuelle PHY de connexion puce à puce pour les applications d’IA, de calcul haute performance et de centres de données. Son potentiel concurrentiel dépend de la demande en propriété intellectuelle de connectivité portable entre les fonderies et conforme aux normes, capable de réduire le temps de développement des conceptions hétérogènes.

Siemens EDA/Mentor Siemens EDA/Mentor participe par l’intermédiaire d’outils de co-conception puce-boîtier, de simulation et de conception pour la fabricabilité. Sa pertinence s’accroît à mesure que les contraintes physiques du boîtier, notamment le comportement thermique et le placement des microbossages, deviennent partie intégrante des performances du système plutôt que de simples détails de mise en œuvre en aval.

Amkor Amkor est positionnée comme un acteur du packaging avancé et des services d’assemblage et de test externalisés (OSAT). L’entreprise peut tirer parti des situations dans lesquelles les clients recherchent des solutions alternatives ou complémentaires aux capacités de packaging captives des fonderies, notamment pour les besoins d’assemblage en éventail, sur interposeur et multi-puces.

ASE ASE est membre fondateur du conseil d’administration de l’UCIe et un acteur majeur du packaging avancé et des tests ^{[1]UCIe Consortium, uciexpress.org}. Sa position est renforcée par la nécessité de faire passer les conceptions interopérables de chiplets du stade de la spécification à celui de l’assemblage qualifié de systèmes en boîtier, à l’échelle de la production.

Ayar Labs représente le segment des acteurs disruptifs de l'interconnexion optique. Son chiplet d'E/S optiques TeraPHY de 8 Tbps, conforme à UCIe, répond aux architectures de montée en charge de l'IA dans lesquelles les liaisons électriques sont limitées en matière de bande passante, de portée ou de consommation énergétique. Le défi commercial de l'entreprise consiste à transformer les capacités optiques en déploiements qualifiés et évolutifs au niveau des boîtiers et des systèmes.

Rambus intervient grâce à ses capacités dans les interfaces mémoire à haut débit et la propriété intellectuelle en silicium. Sa pertinence est liée au rôle de la mémoire HBM et de la connectivité mémoire hautes performances dans les boîtiers d'accélérateurs d'IA, où la fiabilité des interfaces et la bande passante sont essentielles au débit des systèmes.

Évolutions récentes du secteur

• Publication de la spécification UCIe 3.0, août 2025. Le consortium UCIe a publié UCIe 3.0, qui offre des performances de 64 GT/s ainsi que des capacités améliorées de gestion. Cette publication s'appuie sur la prise en charge de l'assemblage 3D introduite dans UCIe 2.0 et étend la base technique de la connectivité ouverte des chiplets.
• Publication de la spécification UCIe 2.0, août 2024. UCIe 2.0 a introduit la prise en charge UCIe-3D du collage hybride, la gestion DFx et une architecture de débogage pour les systèmes multipuces à chiplets, ainsi que des cadres de conformité destinés à améliorer la validation de l'interopérabilité.
• Annonce du chiplet optique UCIe d'Ayar Labs, mars 2025. Ayar Labs a annoncé TeraPHY, un chiplet d'E/S optiques de 8 Tbps doté d'une interface électrique UCIe pour les architectures de montée en charge de l'IA. L'entreprise a également présenté des configurations SuperNova à source lumineuse distante prenant en charge jusqu'à 1 pétabit par seconde de bande passante bidirectionnelle.
• Attributions de financements de CHIPS for America pour l'assemblage avancé, novembre 2024. Le NIST a annoncé jusqu'à 300 millions de dollars (USD) de financements pour la recherche et le développement de substrats et de matériaux destinés à l'assemblage avancé, notamment des financements liés aux substrats à cœur de verre, aux substrats à cœur de silicium pour les boîtiers d'IA et de calcul haute performance, ainsi qu'au développement de l'encapsulation fan-out.
• Annonce de financements de recherche et développement du NAPMP, octobre 2024. Le Department of Commerce a annoncé jusqu'à 1,6 milliard de dollars (USD) de financements de recherche et développement du NAPMP dans les domaines des équipements, des outils, des procédés, de la distribution de l'alimentation, de la gestion thermique, de la photonique et des technologies de connecteurs RF, des chiplets et de la co-conception/EDA.
• Développement du programme NGMM de la DARPA, 2024. La DARPA a poursuivi le programme NGMM avec l'University of Texas at Austin et le Texas Institute for Electronics afin d'établir des capacités nationales de recherche et développement ainsi que de production pilote dans le domaine de l'intégration hétérogène 3D.