3D 칩 적층 시장 규모 및 점유율 2026-2035

3D 칩 적층 시장 규모

3D 칩 적층 시장 규모는 2025년 8억870만 미국 달러로 평가되었으며, 2026년에는 9억6,766만 미국 달러, 2035년에는 52억5,000만 미국 달러에 이를 전망입니다. 2026~2035년 동안 연평균성장률(CAGR) 20.7%로 확대될 전망입니다.

3D 칩 적층은 메모리, 로직, 인터커넥트 및 기타 반도체 다이를 수직으로 통합하여 신호 이동 거리를 줄이고 제한된 패키지 면적 내에서 대역폭을 높입니다. 이 아키텍처는 고대역폭 메모리(HBM)의 핵심이며, 실리콘 관통 비아(TSV)가 여러 개의 박형화된 DRAM 층을 연결합니다. SK hynix는 2024년 9월 기존 8단 제품보다 다이 두께를 40% 줄이고 Advanced MR-MUF 공정을 적용한 36GB, 12-layer HBM3E 제품의 양산을 시작했습니다.^{[1]SK hynix, SK hynix Begins Volume Production of the World's First 12-Layer HBM3E, September 26, 2024, news.skhynix.com} 2025년 3월에는 스택당 2TB/s를 초과하는 대역폭을 지원하는 12-layer HBM4 샘플을 출하했습니다. Micron의 HBM4 제품은 2,048비트 인터페이스를 사용하며 스택당 2.8TB/s를 초과하는 대역폭을 제공하도록 설계되었습니다.^{[2]Micron Technology, HBM4 Product Information, Undated, micron.com}

시장은 메모리 스택을 넘어 확장되고 있습니다. 하이브리드 본딩과 로직 간 통합을 통해 설계자는 각각 최적화된 다이에 기능을 분할할 수 있으며, 웨이퍼 수준 패키징과 시스템 인 패키지 형식은 모바일, 자동차, 산업 및 센서 애플리케이션에서 더 작은 풋프린트를 구현합니다. Intel의 Foveros Direct는 10µm 미만 피치에서 구리-구리 하이브리드 본딩을 사용하며, 이는 수직 인터커넥트 밀도가 패키징 후공정의 부수적 고려사항이 아니라 설계 변수로 자리 잡고 있음을 보여줍니다. IEEE 이기종 집적 로드맵은 컴퓨팅, 통신, 자동차, 항공우주 및 의료 전자 분야 전반에서 이기종 집적을 확장을 위한 경로로 제시합니다.

이 기회는 고도의 기술이 요구되는 프로그램에 여전히 집중되어 있습니다. 첨단 적층에는 웨이퍼 박형화, 다이 정렬, 본딩, 열 제어 및 테스트가 결합되기 때문입니다. 이러한 집중 현상은 검증된 공정 통합 역량을 보유한 공급업체와 인증 위험을 감수할 수 있는 고객에게 유리하게 작용합니다. 이기종 설계가 더 광범위한 제품 범주로 확산됨에 따라 도입 여부는 수직 통합이 기술적으로 가능한지보다 수율, 열 설계 및 공급 가용성을 상업적으로 반복 적용할 수 있는지가 좌우할 전망입니다.

시장 평가는 2022~2025년의 과거 실적과 2026~2035년의 전망 기간을 다룹니다. 북미, 유럽, 아시아 태평양, 라틴 아메리카, 중동 및 아프리카 전역에서 적층 아키텍처, 부품, 기술, 폼팩터, 애플리케이션 및 최종 사용 산업을 분석합니다.

주요 성장 요인

소형화 및 고성능 전자기기에 대한 높은 수요

동일한 제품에서 더 높은 대역폭, 전송 비트당 더 낮은 에너지 소비, 더 적은 기판 면적이 점점 더 요구되고 있습니다. HBM은 이를 직접적으로 보여주는 사례입니다. Micron의 HBM4는 스택당 2,048비트 버스와 2.8TB/s를 초과하는 대역폭을 결합한 제품으로, 대역폭이 제한적인 AI 및 HPC 프로세서를 위해 설계된 구성입니다. 모바일 제품에서는 패키지 온 패키지(Package-on-Package) 설계를 통해 메모리와 애플리케이션 로직을 컴팩트한 수직 구조로 배치하여 기판 공간을 절약합니다. 자동차 레이더, ADAS 및 도메인 제어 모듈도 검증된 패키지 내에 컴퓨팅, 메모리 및 RF 기능을 통합함으로써 유사한 이점을 얻을 수 있습니다.

첨단 패키징 기술 도입 확대

첨단 패키징은 고객이 서로 다른 공정 노드에서 생산된 다이를 하나의 디바이스로 작동시키기를 점점 더 요구함에 따라 시스템 아키텍처의 일부가 되었습니다. Intel의 Foveros Direct는 10µm 미만의 구리-구리 본딩을 제공하여 기존 마이크로 범프 방식보다 훨씬 더 조밀한 인터커넥트를 구현할 수 있습니다.^{[3]Intel Corporation, Foveros Direct 3D Technology Brief, November 2025, intel.com} Samsung의 I-Cube S는 2nm 게이트 올 어라운드 공정과 2.5D 패키징을 AI 가속기용으로 결합하여 전공정과 후공정을 통합한 솔루션으로 상업적 전환이 이루어지고 있음을 보여줍니다.^{[4]Samsung Electronics Global Newsroom, Samsung Electronics to Provide Turnkey Semiconductor Solutions With 2nm GAA Process and 2.5D Package to Preferred Networks, Undated, news.samsung.com} 경쟁하는 파운드리 및 OSAT 플랫폼은 고객에게 더 많은 패키징 옵션을 제공하지만, 동시에 검증, 생산능력 배분 및 수율 성능이 구매 시 핵심 고려사항이 되도록 합니다.

데이터센터 및 고성능 컴퓨팅(HPC)에서 3D IC 사용 증가

AI 가속기는 기존의 패키지 외부 메모리 연결로는 효율적으로 제공하기 어려운 대역폭에 의존합니다. SK hynix의 12-layer HBM4 샘플은 스택당 2TB/s를 초과하여, 대규모 학습 및 추론 시스템을 지원하기 위해 적층 메모리 성능이 빠르게 발전하고 있음을 보여주었습니다. TSMC의 CoWoS 생산능력 확대는 AI 칩 수요와 연계되어 있으며, 보고된 52~78주의 리드타임은 첨단 로직 생산능력을 이용할 수 있는 경우에도 패키징 공급능력이 가속기 도입을 제약할 수 있음을 나타냅니다.

AI, IoT 및 자동차 전자기기 애플리케이션의 성장

수요가 클라우드 인프라에서 엣지 제품으로 확대되고 있습니다. AI 기반 자동차 플랫폼은 열, 진동 및 신뢰성 측면에서 까다로운 조건에서 센서 데이터를 처리해야 하므로, 검증된 SiP, 팬아웃 및 칩렛 기반 패키징의 가치가 높아지고 있습니다. IoT 모듈은 처리, 연결성, 메모리 및 센서를 패키지 수준에서 통합함으로써 이점을 얻습니다. 상업적 과제는 엣지 및 자동차 프로그램이 일반적으로 하이퍼스케일 AI 배포보다 더 긴 검증 주기와 더 낮은 비용 구조를 요구한다는 점이며, 이에 따라 성숙한 패키징 공정이 특히 중요해지고 있습니다.

반도체 제조 및 파운드리 서비스의 확대

공공 투자는 전공정 제조만이 아니라 첨단 패키징으로 점점 더 집중되고 있습니다. 2025년 1월 미국 상무부는 국가 첨단 패키징 제조 프로그램(National Advanced Packaging Manufacturing Program)에 따라 총 14억 미국 달러 규모의 지원금을 최종 확정했으며, 여기에는 기판 및 소재 연구개발에 3억 미국 달러, Natcast의 첨단 패키징 파일럿 시설에 11억 미국 달러가 포함되었습니다. 또한 미국 상무부는 애리조나주 피오리아에 20억 미국 달러 규모의 첨단 패키징 및 테스트 시설을 건설하는 Amkor Technology Arizona에 최대 4억700만 미국 달러를 지원했습니다. 이러한 프로그램은 공급망 격차에 대응합니다. 첨단 패키징에는 단순한 제조 용량뿐 아니라 소재, 장비, 설계 지원 및 테스트 역량에 대한 현지 접근성이 필요하기 때문입니다.

주요 제약 요인

높은 제조 복잡성과 비용

3D 집적은 정렬, 표면 품질, 휨 및 양품 다이 수율에 민감한 공정 단계를 추가합니다. 웨이퍼 박막화, TSV 형성, 미세 피치 인터커넥트, 하이브리드 본딩 및 패키지 수준 테스트는 모두 불량 다이 또는 조립 실패에 따른 비용을 높입니다. 보고된 52~78주의 CoWoS 리드타임은 공급 부족과 인증된 첨단 패키징 생산 용량 확대의 어려움을 모두 보여줍니다. 소규모 팹리스 기업의 장애물은 패키지 가격뿐만 아니라 완전한 조립에 앞서 열, 전력 공급 및 신호 무결성 간 상호작용을 검증할 수 있는 설계 도구와 테스트 플로에 대한 접근성도 포함합니다.

열 관리 및 방열 과제

수직 집적은 패키지 냉각 표면에서 더 멀리 떨어진 층에 열을 집중시킵니다. Semiconductor Engineering은 매립형 다이가 국부적인 열 집중 지점을 형성할 수 있으며, 적층 설계에서는 패키지 자원이 비례적으로 증가하지 않는 상황에서 적층 수가 늘어날수록 전류 수요가 증가하기 때문에 전력 공급 과제가 심화될 수 있다고 설명합니다. 열 TSV, 개선된 몰딩 소재, 계면 소재 및 미세유체 방식은 이 문제를 완화할 수 있지만, 면적, 제조 가능성 및 신뢰성 측면에서 설계상의 상충 요인을 야기합니다. SK hynix의 Advanced MR-MUF 공정은 이전 몰딩 방식보다 방열 성능을 10% 개선했지만, HBM 적층 높이와 로직 밀도가 증가함에 따라 열 성능은 여전히 제약 요인으로 남아 있습니다.

생산 용량 투자는 지역적 집중도를 낮출 수 있지만, 신규 시설은 생산 프로그램에서 의미 있는 대안이 되기 전에 복잡한 공정에 대한 인증을 완료해야 합니다. 열 설계는 더욱 지속적인 기술적 한계 요인입니다. 적층 높이와 전력 밀도가 높아짐에 따라 패키지 설계자는 추가 냉각, 기판 및 인증 비용을 감수할 만큼 대역폭이 증가하는지 판단해야 합니다. 이에 따라 대량 생산에 필요한 제조 공정 범위를 충분히 넓게 유지하면서 시스템 수준의 성능을 개선하는 아키텍처가 유리해집니다.

3D 칩 적층 시장 부문 분석

기술별

2.5D 통합은 모든 다이 간 연결을 수직으로 구성하지 않고도 컴퓨팅 다이와 HBM 스택을 공통 인터포저에 배치할 수 있기 때문에 가장 큰 기술 부문을 차지합니다. CoWoS는 AI 프로세서와 고대역폭 패키지를 위한 성숙한 상용 사례로 자리 잡고 있습니다.^{[5]CNBC, Nvidia Snaps Up AI Chip Packaging Capacity as TSMC Expands in U.S., April 8, 2026, cnbc.com} 이종 통합은 서로 다른 노드에서 제조된 다이와 경우에 따라 서로 다른 소재를 결합하는 제품 설계가 늘어나면서 가장 빠르게 성장할 전망입니다. IEEE 로드맵은 이러한 통합 모델을 반도체 스케일링의 주요 경로로 제시하고 있으며, UCIe는 패키지 내 칩렛 연결을 보다 표준화된 방식으로 지원합니다.^{[6]IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition, 2025, eps.ieee.org} Broadcom의 XDSiP 플랫폼은 6,000 mm²를 초과하는 실리콘과 최대 12개의 HBM 스택을 통합할 수 있는 패키지에 3D 적층과 2.5D 배치를 결합합니다.

적층 아키텍처별

TSV는 HBM, 적층 이미지 센서 및 기타 고밀도 패키지에서 활용되기 때문에 가장 큰 적층 아키텍처를 차지합니다. Micron은 TSV로 연결된 웨이퍼와 초박형 DRAM 다이를 HBM4 구성의 핵심 요소로 제시합니다. 모놀리식 3D는 로직 간 밀도가 설계상의 제약 요인이 되는 환경에서 더 짧은 수직 인터커넥트 경로에 대한 수요를 반영해 가장 빠르게 성장할 전망입니다. 마이크로 범프 아키텍처는 모바일 및 소비자 제품에서 여전히 중요하며, WLP 기반 형식은 재배선층과 낮은 패키지 프로파일이 필요한 소형 모듈을 지원합니다.

부품별

메모리는 가장 큰 부품 범주이며, HBM 생산이 단기적으로 가장 뚜렷한 적층 수요를 창출하고 있습니다. SK hynix가 12-layer HBM3E 대량 생산에서 HBM4 샘플링으로 발전해 온 과정은 새로운 메모리 세대가 출시될 때마다 다이 박막화, 본딩, 열 제어 및 테스트에 대한 요구사항이 어떻게 높아지는지를 보여줍니다. GPU, CPU, 맞춤형 ASIC 및 가속기가 메모리와 I/O 리소스를 여러 컴퓨팅 다이와 결합하는 사례가 늘어나면서 로직/프로세서는 가장 빠르게 성장할 전망입니다. 열 인터페이스 소재와 인터커넥트는 패키지 열 저항과 다이 간 연결성이 고성능 아키텍처의 대규모 양산 상용화 가능 여부를 결정할 수 있기 때문에 전략적으로 중요합니다.

폼팩터별

SiP는 프로세서, 메모리, RF 부품 및 전력 관리 기능을 하나의 서브시스템에 통합할 수 있기 때문에 가장 큰 폼팩터를 차지합니다. HBM과 직접 로직 적층의 중요성이 AI 및 컴퓨팅 플랫폼에서 높아지면서 3D 다이 스택 부문은 가장 빠르게 성장할 전망입니다. PoP는 모바일 애플리케이션 프로세서에서 여전히 중요하며, FOWLP는 기존 기판 없이 미세 피치 재배선이 필요한 저프로파일 설계를 지원합니다.

용도별

HPC는 대규모 컴퓨팅 시스템에서 메모리 대역폭에 대한 즉각적인 수요를 반영해 가장 큰 용도 부문을 차지합니다.

AI/ML 가속기는 트레이닝 및 추론 하드웨어에 더 많은 HBM 용량과 특화된 컴퓨팅 기능이 통합되면서 가장 높은 성장률을 기록할 전망입니다. 모바일 및 웨어러블 기기는 PoP와 SiP에 대한 수요를 지속적으로 뒷받침하는 반면, 센서와 MEMS는 패키지 크기와 기생 손실을 줄이기 위해 TSV 및 웨이퍼 레벨 공정을 사용합니다. 스토리지 시스템은 3D NAND와 관련 고밀도 메모리 아키텍처를 활용합니다.

최종 용도 산업별

소비자 전자제품은 소형 모바일 기기, 카메라 및 웨어러블 전자제품의 대량 도입에 힘입어 2025년 가장 큰 최종 용도 부문을 차지합니다. 데이터 센터 및 엔터프라이즈 컴퓨팅은 가장 빠르게 성장하여 2035년 시장 규모가 14억1,687만 미국 달러에 이를 전망입니다. 이러한 격차는 AI 인프라에서 메모리 병목 현상을 줄이는 것이 지니는 경제적 가치를 반영합니다. 패키지 수준의 대역폭이 시스템 활용률에 영향을 미칠 수 있기 때문입니다. 자동차, 헬스케어 및 항공우주 분야는 규모는 작지만 기술적으로 까다로운 기회를 제공합니다. 높은 신뢰성, 긴 적격성 평가 기간, 경우에 따라 특수 열 성능 또는 방사선 성능이 요구되기 때문입니다.

이러한 부문별 양상은 장기적인 변화도 시사합니다. 모놀리식 3D는 22.37%, 이종 통합은 22.09%의 성장률을 기록하며 전체 시장을 앞설 전망입니다. 이러한 범주는 단순한 패키지의 점진적 개선을 넘어 다이 분할, 공정 노드 선택, 인터커넥트 표준, 열 설계 및 테스트에 대한 조율된 의사결정을 요구합니다. 다양한 소재와 제조 파트너 전반에서 이러한 인터페이스의 적격성을 검증할 수 있는 공급업체가 고립된 단일 패키징 공정만 제공하는 기업보다 유리한 입지를 확보할 전망입니다.

3D 칩 적층 시장 지역별 분석

북미

북미 시장은 2025년 2억2,099만 미국 달러에서 2035년 14억6,935만 미국 달러로 확대되며 20.96%의 연평균성장률(CAGR)을 기록할 전망입니다. 미국은 지역 수요의 대부분을 차지하며 시장 규모가 1억7,373만 미국 달러에서 11억7,783만 미국 달러로 증가하고 21.20%의 연평균성장률을 기록할 전망입니다. 한편 캐나다 시장은 4,726만 미국 달러에서 2억9,152만 미국 달러로 확대될 전망입니다. 미국의 반도체 정책은 National Advanced Packaging Manufacturing Program 지원금과 Amkor의 애리조나 시설 건설 계획을 통해 국내 패키징 역량을 강화하고 있습니다.^{[7]U.S. National Institute of Standards and Technology, U.S. Department of Commerce Announces $1.4 Billion in Final Awards to Support the Next Generation of U.S. Semiconductor Advanced Packaging, January 16, 2025, nist.gov[8]U.S. Department of Commerce, Biden-Harris Administration Announces CHIPS Incentives Award for Amkor Technology Arizona, December 20, 2024, commerce.gov} 또한 TSMC는 2029년 이전에 애리조나 캠퍼스에서 CoWoS 및 3D-IC 역량을 확보할 계획을 밝힌 바 있습니다.

유럽

유럽 시장은 2025년 1억6,733만 미국 달러에서 2035년 10억4,580만 미국 달러로 성장하며 20.21%의 연평균성장률을 기록할 전망입니다. 독일이 21.19%의 연평균성장률로 지역을 선도하고 영국이 20.60%로 뒤를 이을 전망입니다. 이 지역의 기회는 자동차, 산업 및 통신 분야의 수요에 의해 형성되며, 적격성 평가 요건으로 인해 패키징 신뢰성과 공급 연속성이 중요합니다. 프랑스, 이탈리아, 스페인, 네덜란드 및 기타 유럽 국가는 반도체 설계, 장비, 소재 및 자동차 공급망을 통해 시장에 기여합니다.

아시아 태평양

아시아 태평양은 가장 규모가 크고 성장 속도가 가장 빠른 지역 시장으로, 시장 규모는 2025년 2억8,807만 미국 달러에서 2035년 20억9,907만 미국 달러로 증가하고 연평균성장률(CAGR)은 22.07%에 이를 전망입니다. 중국은 23.32%의 성장률을 기록하며 시장 규모가 1억2,639만 미국 달러에서 10억1,914만 미국 달러로 증가할 전망이며, 일본과 한국은 각각 23.11%와 22.68%의 성장률로 확대될 전망입니다. 한국의 HBM 시장 내 입지는 SK hynix의 HBM3E 및 HBM4 제품 개발 성과를 통해 더욱 강화되고 있습니다. JCET는 2025년 270억 위안으로 보고된 첨단 패키징 매출을 기반으로 상하이 Lin-gang에 신규 시설을 설립하고 2.5D/3D 고밀도 웨이퍼 레벨 패키징 역량을 확대하고 있습니다. 인도와 호주는 2025년 9,397만 미국 달러에서 2035년 5억5,116만 미국 달러로 성장할 전망인 기타 아시아 태평양 지역에 포함됩니다.

라틴 아메리카

라틴 아메리카 시장은 2025년 7,046만 미국 달러에서 2035년 3억945만 미국 달러로 증가하고 연평균성장률은 16.05%에 이를 전망입니다. 멕시코가 16.52%의 연평균성장률로 지역 시장을 선도하고, 브라질이 16.22%로 뒤를 이을 전망입니다. 지역 수요는 전자제품 제조, 통신망 구축 및 북미 공급망과의 지리적 근접성과 관련이 있습니다. 첨단 패키징 생산은 아시아 태평양 및 북미에 비해 여전히 제한적이므로 수입 제품의 가용성과 공급망 통합이 시장 발전에 중요한 요소로 작용합니다.

중동 및 아프리카

중동 및 아프리카 시장은 2025년 6,186만 미국 달러에서 2035년 3억2,401만 미국 달러로 성장하고 연평균성장률은 17.95%에 이를 전망입니다. UAE는 19.02%, 사우디아라비아는 18.53%, 남아프리카공화국은 17.07%의 성장률을 기록할 전망입니다. 지역 수요는 주로 데이터센터 인프라, 통신망 구축, 산업 자동화 및 수입 고성능 전자제품과 관련이 있습니다. 전망 기간 동안 이 시장은 제조 중심보다는 수요 중심의 성격을 유지할 것으로 예상됩니다.

당사의 견해로는 북미 지역의 20.96% 연평균성장률은 다른 기반에서 비롯됩니다. 미국은 공공 프로그램과 민간 투자가 전략적으로 중요한 패키징 역량의 현지화를 추진함에 따라 글로벌 성장률을 소폭 상회하는 21.20%의 성장률을 기록할 전망입니다. 그러나 이러한 변화가 단기적으로 아시아 태평양의 제조 경쟁 우위를 약화시키지는 않습니다. 대신 국내 공급을 우선시하는 고객에게 두 번째 공급 자격 확보 경로를 제공합니다. 특히 AI, 방위산업 및 핵심 인프라 프로그램에서 생산 지역에 대한 통제력 강화를 요구하는 경우에 이러한 경로가 중요합니다.

3D 칩 적층 시장 점유율 및 경쟁 구도

시장은 첨단 패키징 부문에 집중되어 있습니다. TSMC, Samsung Electronics, SK hynix, Intel Corporation 및 ASE Technology Holding은 2025년 기준 전체 시장의 약 76%를 차지합니다. 경쟁력은 플랫폼 성숙도, 미세 선폭에서의 수율, 메모리 및 전공정 제조에 대한 접근성, 고객 설계 참여도 및 지리적 제조 범위에 따라 결정됩니다. 파운드리 종속형 공급업체는 웨이퍼 제조와 패키지 개발을 통합하는 반면, OSAT 공급업체는 고객 범위, 조립 및 테스트 전문성, 생산 용량의 유연성을 바탕으로 경쟁합니다.

TSMC는 2025년 22.0%의 시장 점유율을 기록했습니다. TSMC의 CoWoS 제품군은 대규모 AI 및 HPC 패키징을 지원하고, SoIC는 3D 통합을 담당합니다. 보고된 CoWoS 수요에 따라 생산 용량이 확대되었으며, TSMC는 2029년 이전에 애리조나에서 CoWoS 및 3D-IC 역량을 확보할 계획을 밝힌 바 있습니다.

Samsung Electronics는 2025년에 18.3%의 시장 점유율을 기록했습니다. 이 회사는 하나의 조직 내에서 DRAM, HBM, 파운드리 및 첨단 패키징 역량을 결합하고 있습니다. SAINT 포트폴리오는 SRAM-on-logic, logic-on-logic 및 DRAM-on-logic 구성을 포함합니다. Samsung은 Preferred Networks의 AI 애플리케이션을 위해 2nm GAA 및 I-Cube S 패키징 솔루션을 발표했습니다.

SK hynix는 2025년에 15.4%의 시장 점유율을 기록했으며 HBM에 집중하고 있습니다. 이 회사의 12-layer HBM3E 양산과 이후 HBM4 샘플 공급은 AI 가속기 패키징의 메모리 부문에서 SK hynix의 역할을 강화하고 있습니다.

Intel Corporation은 2025년에 11.0%의 시장 점유율을 기록했습니다. 패키징 포트폴리오에는 EMIB, Foveros 및 Foveros Direct가 포함됩니다. Foveros Direct는 10µm 미만의 구리-구리 접합을 사용해 다이 간 연결 밀도를 높이고 층간 연속 열 경로를 구현합니다.

Amkor Technology는 애리조나주 피오리아에 계획 중인 시설을 통해 미국 내 첨단 패키징 입지를 확대하고 있습니다. 이 20억 미국 달러 규모의 프로젝트는 CHIPS 인센티브 프로그램에 따라 최대 4억700만 미국 달러의 지원금을 받았으며, 최첨단 및 AI 칩 패키징을 지원하는 것을 목표로 합니다.

JCET Group은 2025년 첨단 패키징 매출이 270억 위안으로 보고된 중국의 주요 OSAT입니다. 린강 투자는 2.5D/3D 고밀도 웨이퍼 레벨 패키징을 목표로 하며, 중국이 국내 첨단 패키징 역량을 확충하려는 노력을 반영합니다.^{[9]South China Morning Post, China's JCET to Build New Plant in Shanghai to Expand Advanced Chip Packaging, 2025, scmp.com}

Micron Technology는 HBM4를 중심으로 한 제품 로드맵을 바탕으로 HBM 시장에서 경쟁하고 있습니다. HBM4 사양에는 2,048비트 인터페이스와 스택당 2.8TB/s를 초과하는 대역폭이 포함되어 있어, Micron Technology는 차세대 AI 및 HPC 시스템에 대응할 수 있는 입지를 확보하고 있습니다.

Broadcom은 3D 적층과 2.5D 배치를 결합한 3.5D XDSiP 플랫폼을 출시했습니다. 이 플랫폼은 6,000mm²를 초과하는 실리콘과 최대 12개의 HBM 스택을 대형 AI 및 하이퍼스케일 맞춤형 프로세서에 통합하도록 설계되었습니다.

Qualcomm은 모바일, 무선, 엣지 AI 및 자동차 제품에서 첨단 PoP와 관련 패키징의 도입을 촉진하고 있습니다. UCIe 표준화 참여는 상호 운용 가능한 칩렛 생태계 구축을 지원합니다.

최근 산업 동향

• 2024년 9월 - SK hynix: SK hynix는 36GB 용량의 12-layer HBM3E 제품 양산을 시작했습니다. 이 회사는 TSV 기술과 Advanced MR-MUF를 사용했으며, 이전 몰딩 공정 대비 방열 성능이 10% 향상되었다고 보고했습니다. DRAM 다이는 이전 8단 제품에 사용된 다이보다 40% 얇았습니다.
• 2024년 12월 - Broadcom: Broadcom은 AI 지향 시스템을 위한 3.5D XDSiP 플랫폼을 출시했습니다. 이 플랫폼은 3D 실리콘 적층과 2.5D 배치를 결합하고, 6,000mm²를 초과하는 실리콘과 최대 12개의 HBM 모듈을 지원합니다. 또한 페이스-투-백 적층 방식보다 다이 간 신호 밀도가 7배 높다고 설명되었습니다.
• 2024년 12월 - Amkor Technology: 미국 상무부는 애리조나주 피오리아에 20억 미국 달러 규모의 신규 패키징 및 테스트 시설을 건설하는 Amkor Technology Arizona에 최대 4억700만 미국 달러를 지원한다고 발표했습니다. 이 프로젝트는 미국 내 첨단 패키징과 약 2,000개의 제조 일자리를 지원할 것으로 예상됩니다.
• 2025년 1월 - 미국 국가 첨단 패키징 제조 프로그램: 미국 상무부는 총 14억 미국 달러 규모의 지원금을 확정했습니다. 여기에는 기판 및 소재 연구를 위한 3억 미국 달러와 애리조나주 템피에 Natcast가 구축하는 첨단 패키징 파일럿 시설을 위한 11억 미국 달러가 포함됩니다.
• 2025년 3월 - SK hynix: SK hynix는 주요 고객사에 12-layer HBM4 샘플을 출하했습니다. 이 회사는 스택당 2TB/s를 초과하는 대역폭을 보고했으며, 2025년 하반기 양산을 목표로 설정했습니다.
• 2025년 - JCET Group: JCET는 첨단 패키징 매출 270억 위안을 보고했으며, 상하이 린강에 2.5D/3D 고밀도 웨이퍼 레벨 패키징을 위한 신규 시설에 투자한다고 발표했습니다. 또한 지능형 제조에 중점을 둔 완전 자회사 SiP 회사를 설립했습니다.
• 2026년 4월 - TSMC: TSMC는 애리조나 캠퍼스에 CoWoS 및 3D-IC 패키징 역량을 구축할 계획을 확인했으며, 2029년 이전에 가동 용량을 확보하는 것을 목표로 하고 있습니다. TSMC는 CoWoS 리드타임이 52~78주에 이른다고 밝혔으며, 첨단 패키징이 매출의 10%를 초과하는 비중을 차지한다고 설명했습니다.