Marché de l’empilement de puces 3D Taille et part 2026-2035

Taille du marché de l’empilement de puces 3D

Le marché de l’empilement de puces 3D était évalué à 808,7 millions de dollars (USD) en 2025 et devrait atteindre 967,66 millions de dollars (USD) en 2026 et 5,25 milliards de dollars (USD) d’ici 2035, avec un taux de croissance annuel composé (CAGR) de 20,7 % sur la période 2026–2035.

L’empilement de puces 3D intègre verticalement la mémoire, la logique, les interconnexions et d’autres matrices semi-conductrices afin de réduire la distance de propagation des signaux et d’augmenter la bande passante dans un boîtier aux dimensions limitées. Cette architecture est au cœur de la mémoire à large bande passante (HBM), dans laquelle des vias traversants en silicium (TSV) relient plusieurs couches amincies de DRAM. SK hynix a commencé la production en volume d’un produit HBM3E de 36 Go, 12-layer en septembre 2024, en utilisant des matrices 40 % plus fines que celles de son précédent produit à huit couches ainsi que son procédé Advanced MR-MUF.^{[1]SK hynix, SK hynix Begins Volume Production of the World's First 12-Layer HBM3E. news.skhynix.com} En mars 2025, l’entreprise a expédié des échantillons HBM4 12-layer offrant une bande passante supérieure à 2 TB/s par empilement. Le produit HBM4 de Micron utilise une interface de 2 048 bits et est spécifié pour une bande passante supérieure à 2,8 TB/s par empilement.^{[2]Micron Technology, HBM4 Product Information, Undated. micron.com}

Le marché s’étend au-delà des empilements de mémoire. La liaison hybride et l’intégration logique-sur-logique permettent aux concepteurs de répartir les fonctions entre des matrices optimisées séparément, tandis que les formats au niveau de la plaquette et System-in-Package répondent aux besoins d’encombrement réduit dans les applications mobiles, automobiles, industrielles et de détection. Le procédé Foveros Direct d’Intel utilise une liaison hybride cuivre-cuivre avec un pas inférieur à 10 µm, ce qui illustre la manière dont la densité des interconnexions verticales devient une variable de conception plutôt qu’un aspect secondaire du conditionnement. L’IEEE Heterogeneous Integration Roadmap identifie l’intégration hétérogène comme une voie de mise à l’échelle dans les domaines de l’informatique, des communications, de l’automobile, de l’aérospatiale et de l’électronique médicale.

L’opportunité reste concentrée dans les programmes techniquement exigeants, car l’empilement avancé combine l’amincissement des plaquettes, l’alignement des matrices, la liaison, la gestion thermique et les tests. Cette concentration favorise les fournisseurs disposant d’une intégration éprouvée des procédés et les clients capables d’absorber le risque lié à la qualification. À mesure que les conceptions hétérogènes gagnent un plus grand nombre de catégories de produits, l’adoption dépendra moins de la faisabilité technique de l’intégration verticale que de la capacité à rendre les rendements, la conception thermique et la disponibilité de l’approvisionnement commercialement reproductibles.

L’évaluation du marché couvre les performances historiques de 2022 à 2025 ainsi que la période de prévision 2026–2035. Elle analyse l’architecture d’empilement, les composants, la technologie, le facteur de forme, l’application et le secteur d’utilisation finale en Amérique du Nord, en Europe, en Asie-Pacifique, en Amérique latine, au Moyen-Orient et en Afrique.

Principaux moteurs

Forte demande pour des composants électroniques miniaturisés et hautes performances

Ces mêmes produits nécessitent de plus en plus une bande passante accrue, une consommation d'énergie moindre par bit transféré et une surface réduite sur la carte. La mémoire HBM en est une illustration directe : la HBM4 de Micron combine un bus de 2 048 bits avec une bande passante supérieure à 2,8 TB/s par empilement, une configuration conçue pour les processeurs d'IA et de HPC limités par la bande passante. Dans les produits mobiles, les configurations boîtier-sur-boîtier préservent l'espace sur la carte en plaçant la mémoire et la logique applicative dans une empreinte verticale compacte. Les radars automobiles, les systèmes avancés d'aide à la conduite (ADAS) et les modules de commande de domaine bénéficient également de l'intégration des fonctions de calcul, de mémoire et de radiofréquence au sein d'un boîtier qualifié.

Adoption croissante des technologies de packaging avancé

Le packaging avancé est devenu un élément de l'architecture système, car les clients ont de plus en plus besoin que des puces fabriquées selon différents nœuds technologiques fonctionnent comme un seul dispositif. Le procédé Foveros Direct d'Intel permet une liaison cuivre-cuivre inférieure à 10 µm, autorisant des interconnexions sensiblement plus denses que les approches classiques à microbossages.^{[3]Intel Corporation, Foveros Direct 3D Technology Brief. intel.com} L'I-Cube S de Samsung combine son procédé à grille entourante de 2 nm avec un packaging 2,5D pour les accélérateurs d'IA, illustrant l'évolution commerciale vers des solutions intégrées couvrant la fabrication en amont et en aval.^{[4]Samsung Electronics Global Newsroom, Samsung Electronics to Provide Turnkey Semiconductor Solutions With 2nm GAA Process and 2.5D Package to Preferred Networks, Undated. news.samsung.com} Les plateformes concurrentes de fonderie et d'OSAT offrent aux clients davantage d'options de packaging, mais elles font également de la qualification, de l'allocation des capacités et du rendement des facteurs centraux dans les décisions d'achat.

Utilisation croissante des circuits intégrés 3D dans les centres de données et le HPC

Les accélérateurs d'IA dépendent d'une bande passante que les connexions classiques vers une mémoire externe au boîtier ne peuvent pas fournir efficacement. Les échantillons de HBM4 de SK hynix 12-layer ont dépassé 2 TB/s par empilement, illustrant la rapidité avec laquelle les capacités de mémoire empilée progressent pour prendre en charge les systèmes de grande envergure destinés à l'entraînement et à l'inférence. L'expansion des capacités de CoWoS de TSMC a été associée à la demande de puces d'IA, tandis que les délais signalés de 52 à 78 semaines indiquent que la disponibilité du packaging peut limiter le déploiement des accélérateurs, même lorsque des capacités de logique de pointe sont disponibles.

Développement des applications d'IA, d'IoT et d'électronique automobile

La demande s'étend des infrastructures cloud aux produits périphériques. Les plateformes automobiles dotées de l'IA doivent traiter les données des capteurs dans des conditions exigeantes en matière de température, de vibrations et de fiabilité, ce qui accroît la valeur des solutions de packaging qualifiées de type SiP, fan-out et à base de chiplets. Les modules IoT bénéficient de l'intégration au niveau du boîtier des fonctions de traitement, de connectivité, de mémoire et de détection. Le défi commercial tient au fait que les programmes périphériques et automobiles nécessitent généralement des cycles de qualification plus longs et des structures de coûts moins élevées que les déploiements d'IA hyperscale, ce qui rend les procédés de packaging matures particulièrement importants.

Expansion de la fabrication de semi-conducteurs et des services de fonderie

Les investissements publics sont de plus en plus orientés vers le packaging avancé, plutôt que vers la seule fabrication front-end. En janvier 2025, le département du Commerce des États-Unis a finalisé l'attribution de 1,4 milliard de dollars (USD) dans le cadre du programme national de fabrication de boîtiers avancés, dont 300 millions de dollars (USD) consacrés à la recherche sur les substrats et les matériaux et 1,1 milliard de dollars (USD) au site pilote de packaging avancé de Natcast. Le département du Commerce a également accordé à Amkor Technology Arizona jusqu'à 407 millions de dollars (USD) pour une installation de packaging avancé et de test d'une valeur de 2 milliards de dollars (USD) à Peoria, en Arizona. Ces programmes répondent à une lacune de la chaîne d'approvisionnement : les boîtiers avancés nécessitent un accès localisé aux matériaux, aux équipements, aux outils de conception et aux capacités de test, et pas seulement une capacité de fabrication.

Principaux freins

Complexité et coût élevés de la fabrication

L'intégration 3D ajoute des étapes de procédé sensibles à l'alignement, à la qualité de surface, au gauchissement et au rendement des puces testées bonnes. L'amincissement des tranches, la formation de TSV, les interconnexions à pas fin, le collage hybride et les tests au niveau du boîtier augmentent tous le coût d'une puce ou d'un assemblage défectueux. Les délais de production de CoWoS, estimés entre 52 et 78 semaines, illustrent à la fois la rareté de l'offre et la difficulté à accroître la capacité qualifiée de packaging avancé. Pour les entreprises fabless de plus petite taille, l'obstacle ne réside pas uniquement dans le prix du boîtier ; il tient également à l'accès aux outils de conception et aux flux de test capables de valider les interactions thermiques, d'alimentation électrique et d'intégrité du signal avant l'assemblage complet.

Défis liés à la gestion thermique et à la dissipation de la chaleur

L'intégration verticale concentre la chaleur dans des couches plus éloignées de la surface de refroidissement du boîtier. Semiconductor Engineering souligne que les puces enfouies peuvent créer des points chauds thermiques localisés, tandis que les architectures empilées peuvent accentuer les difficultés liées à l'alimentation électrique, car la demande de courant augmente avec le nombre de niveaux sans accroissement proportionnel des ressources du boîtier. Les TSV thermiques, l'amélioration des matériaux de moulage, les matériaux d'interface et les approches microfluidiques peuvent atténuer le problème, mais ils introduisent des compromis de conception en matière de surface, de fabricabilité et de fiabilité. Le procédé Advanced MR-MUF de SK hynix a amélioré la dissipation de la chaleur de 10 % par rapport à son approche de moulage précédente, mais les performances thermiques restent un facteur limitant à mesure que la hauteur des empilements HBM et la densité logique augmentent.

Les investissements dans les capacités peuvent réduire la concentration géographique, mais les nouvelles installations doivent qualifier des procédés complexes avant de devenir des solutions de remplacement réellement significatives pour les programmes de production. La conception thermique constitue la limite technique la plus persistante. À mesure que la hauteur des empilements et la densité de puissance augmentent, les architectes de boîtiers devront déterminer si les gains supplémentaires de bande passante justifient les coûts additionnels de refroidissement, de substrat et de qualification. Cette évolution favorise les architectures qui améliorent les performances au niveau du système tout en conservant des marges de fabrication suffisamment larges pour la production en volume.

Analyse des segments du marché de l'empilement de puces 3D

Par technologie

L'intégration 2,5D constitue le principal segment technologique, car elle permet de placer les puces de calcul et les empilements HBM sur un interposeur commun sans nécessiter une verticalité pour chaque connexion puce à puce. CoWoS reste un exemple commercial mature pour les processeurs d'IA et les boîtiers à large bande passante.^{[5]CNBC, Nvidia Snaps Up AI Chip Packaging Capacity as TSMC Expands in U.S. cnbc.com} L'intégration hétérogène devrait progresser le plus rapidement, à mesure que les conceptions de produits combinent des puces fabriquées selon différents nœuds et, dans certains cas, à partir de matériaux différents. La feuille de route de l'IEEE identifie ce modèle d'intégration comme une voie majeure de mise à l'échelle des semi-conducteurs, tandis que l'UCIe favorise une approche plus standardisée de la connectivité des chiplets au sein du boîtier.^{[6]IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition. eps.ieee.org} La plateforme XDSiP de Broadcom combine l'empilement 3D et le placement 2,5D dans des boîtiers pouvant intégrer plus de 6 000 mm² de silicium et jusqu'à 12 empilements HBM.

Par architecture d'empilement

Le TSV constitue la principale architecture d'empilement, soutenu par son rôle dans la mémoire HBM, les capteurs d'image empilés et d'autres boîtiers haute densité. Micron identifie les plaquettes connectées par TSV et les puces DRAM ultrafines comme des éléments fondamentaux de la conception de la HBM4. L'architecture 3D monolithique devrait progresser le plus rapidement, en raison de la demande pour des chemins d'interconnexion verticaux plus courts, alors que la densité logique sur logique devient un facteur limitant dans les choix de conception. Les architectures à microbosses restent pertinentes dans les produits mobiles et grand public, tandis que les formats fondés sur le WLP prennent en charge des modules compacts dotés de couches de redistribution et répondant à des exigences de profil réduit du boîtier.

Par composant

La mémoire constitue la principale catégorie de composants, la production de HBM générant la demande d'empilement à court terme la plus visible. Le passage de SK hynix de la production en volume de la 12-layer HBM3E à l'échantillonnage de la HBM4 montre comment chaque nouvelle génération de mémoire accroît les exigences en matière d'amincissement des puces, d'assemblage, de gestion thermique et de tests. La logique/les processeurs devraient progresser le plus rapidement, à mesure que les GPU, les CPU, les ASIC personnalisés et les accélérateurs combinent de plus en plus plusieurs puces de calcul avec des ressources mémoire et d'E/S. Les matériaux d'interface thermique et les interconnexions revêtent une importance stratégique, car la résistance thermique du boîtier et la connectivité entre les puces peuvent déterminer si une architecture haute performance peut être commercialisée à grande échelle.

Par facteur de forme

Le SiP constitue le principal facteur de forme, car il permet d'intégrer des processeurs, de la mémoire, des composants RF et des éléments de gestion de l'alimentation au sein d'un seul sous-système. La catégorie des empilements de puces 3D devrait progresser le plus rapidement, à mesure que la HBM et l'empilement direct de puces logiques gagnent en importance dans les plateformes d'IA et de calcul. Le PoP reste important dans les processeurs d'application mobiles, tandis que le FOWLP prend en charge des conceptions à profil réduit nécessitant une redistribution à pas fin sans substrat traditionnel.

Par application

Le calcul haute performance (HPC) constitue le principal segment d'application, ce qui reflète le besoin immédiat de bande passante mémoire dans les systèmes de calcul à grande échelle.

Les accélérateurs d’IA/ML devraient afficher le taux de croissance le plus élevé, à mesure que le matériel d’entraînement et d’inférence intègre davantage de capacité HBM et de fonctions de calcul spécialisées. Les appareils mobiles et portables soutiennent la demande de solutions PoP et SiP, tandis que les capteurs et les MEMS utilisent des procédés TSV et au niveau de la tranche afin de réduire la taille des boîtiers et les pertes parasites. Les systèmes de stockage s’appuient sur la NAND 3D et sur des architectures de mémoire haute densité connexes.

Par secteur d’utilisation finale

L’électronique grand public constitue le principal segment d’utilisation finale en 2025, soutenue par le déploiement à grande échelle d’appareils électroniques mobiles, photo et portables compacts. Le segment des centres de données et de l’informatique d’entreprise devrait enregistrer la croissance la plus rapide, pour atteindre 1 416,87 millions de dollars (USD) d’ici 2035. Cet écart reflète la valeur économique de la réduction des goulots d’étranglement liés à la mémoire dans les infrastructures d’IA, où la bande passante au niveau du boîtier peut influer sur le taux d’utilisation des systèmes. Les applications automobiles, médicales et aérospatiales offrent des possibilités plus limitées, mais techniquement exigeantes, car elles nécessitent une grande fiabilité, de longs cycles de qualification et, dans certains cas, des performances thermiques ou de résistance aux rayonnements spécialisées.

La structure des segments met également en évidence une évolution à plus long terme. La technologie 3D monolithique devrait progresser de 22,37 %, et l’intégration hétérogène de 22,09 %, soit des taux supérieurs à ceux du marché total. Ces catégories nécessitent davantage qu’un perfectionnement progressif des boîtiers ; elles exigent des décisions coordonnées concernant le partitionnement des puces, le choix du nœud technologique, les normes d’interconnexion, la conception thermique et les tests. Les fournisseurs capables de qualifier ces interfaces entre différents matériaux et partenaires de fabrication seront mieux positionnés que les entreprises proposant uniquement une étape d’assemblage isolée.

Analyse régionale du marché de l’empilement de puces 3D

Amérique du Nord

Le marché nord-américain devrait passer de 220,99 millions de dollars (USD) en 2025 à 1 469,35 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 20,96 %. Les États-Unis représentent la majorité de la demande régionale, celle-ci passant de 173,73 millions de dollars (USD) à 1 177,83 millions de dollars (USD), avec un CAGR de 21,20 %, tandis que le Canada progresse de 47,26 millions de dollars (USD) à 291,52 millions de dollars (USD). La politique américaine en matière de semi-conducteurs renforce les capacités nationales de conditionnement grâce aux subventions du National Advanced Packaging Manufacturing Program et au projet d’installation d’Amkor en Arizona.^{[7]U.S. National Institute of Standards and Technology, U.S. Department of Commerce Announces $1.4 Billion in Final Awards to Support the Next Generation of U.S. Semiconductor Advanced Packaging. nist.gov[8]U.S. Department of Commerce, Biden-Harris Administration Announces CHIPS Incentives Award for Amkor Technology Arizona. commerce.gov} TSMC a également indiqué prévoir des capacités CoWoS et 3D-IC sur son campus de l’Arizona avant 2029.

Europe

Le marché européen devrait passer de 167,33 millions de dollars (USD) en 2025 à 1 045,80 millions de dollars (USD) en 2035, avec un CAGR de 20,21 %. L’Allemagne domine la région avec un CAGR de 21,19 %, suivie par le Royaume-Uni avec 20,60 %. Les perspectives régionales sont façonnées par la demande des secteurs automobile, industriel et des communications, où les exigences de qualification rendent essentielles la fiabilité du conditionnement et la continuité de l’approvisionnement. La France, l’Italie, l’Espagne, les Pays-Bas et le reste de l’Europe contribuent par l’intermédiaire des réseaux de conception de semi-conducteurs, d’équipements, de matériaux et d’approvisionnement automobile.

Asie-Pacifique

L’Asie-Pacifique est le plus grand marché régional et celui qui affiche la croissance la plus rapide, passant de 288,07 millions de dollars (USD) en 2025 à 2 099,07 millions de dollars (USD) en 2035, avec un taux de croissance annuel composé (CAGR) de 22,07 %. La croissance de la Chine devrait atteindre 23,32 %, son marché passant de 126,39 millions de dollars (USD) à 1 019,14 millions de dollars (USD), tandis que ceux du Japon et de la Corée du Sud devraient progresser respectivement de 23,11 % et de 22,68 %. La position de la Corée du Sud dans le domaine de la mémoire à large bande (HBM) est renforcée par les avancées de SK hynix en matière de produits HBM3E et HBM4. JCET étend ses capacités de conditionnement de tranches haute densité en 2.5D/3D grâce à une nouvelle installation située à Lin-gang, Shanghai, avec un chiffre d’affaires déclaré de 27 milliards de RMB dans le domaine du conditionnement avancé en 2025. L’Inde et l’Australie sont incluses dans le reste de l’Asie-Pacifique, dont le marché devrait passer de 93,97 millions de dollars (USD) en 2025 à 551,16 millions de dollars (USD) en 2035.

Amérique latine

Le marché d’Amérique latine devrait passer de 70,46 millions de dollars (USD) en 2025 à 309,45 millions de dollars (USD) en 2035, avec un CAGR de 16,05 %. Le Mexique est en tête de la région, avec un CAGR de 16,52 %, suivi du Brésil avec 16,22 %. La demande régionale est liée à la fabrication de produits électroniques, au déploiement des télécommunications et à la proximité des chaînes d’approvisionnement nord-américaines. La production de solutions de conditionnement avancé demeure limitée par rapport à celles de l’Asie-Pacifique et de l’Amérique du Nord, ce qui fait de la disponibilité des importations et de l’intégration de la chaîne d’approvisionnement des facteurs importants pour la progression du marché.

Moyen-Orient et Afrique

Le marché du Moyen-Orient et de l’Afrique devrait passer de 61,86 millions de dollars (USD) en 2025 à 324,01 millions de dollars (USD) en 2035, avec un CAGR de 17,95 %. La croissance des Émirats arabes unis (UAE) devrait atteindre 19,02 %, celle de l’Arabie saoudite 18,53 % et celle de l’Afrique du Sud 17,07 %. La demande régionale est principalement liée aux infrastructures des centres de données, aux télécommunications, à l’automatisation industrielle et aux produits électroniques haute performance importés. Le marché devrait rester davantage tiré par la demande que par la production au cours de la période de prévision.

Selon notre analyse, le CAGR de 20,96 % de l’Amérique du Nord repose sur des facteurs différents. La croissance des États-Unis devrait atteindre 21,20 %, soit un niveau légèrement supérieur au taux mondial, tandis que les programmes publics et les investissements privés cherchent à relocaliser des capacités de conditionnement stratégiquement importantes. Cette évolution ne supprime pas l’avantage manufacturier de l’Asie-Pacifique à court terme. Elle crée une deuxième voie de qualification pour les clients qui privilégient un approvisionnement national, en particulier lorsque les programmes liés à l’intelligence artificielle, à la défense et aux infrastructures critiques exigent un contrôle accru de la géographie de la production.

Part du marché de l’empilement de puces 3D et paysage concurrentiel

Le marché est concentré dans le segment du conditionnement avancé. TSMC, Samsung Electronics, SK hynix, Intel Corporation et ASE Technology Holding représentent collectivement environ 76 % du marché en 2025. La concurrence repose sur la maturité des plateformes, le rendement pour les géométries fines, l’accès aux capacités de fabrication de mémoires et de dispositifs front-end, l’implication dans la conception des clients et l’étendue géographique des activités de production. Les fournisseurs captifs de fonderies intègrent le développement des boîtiers à la fabrication des tranches, tandis que les fournisseurs OSAT se livrent concurrence grâce à l’étendue de leur portefeuille de clients, à leur spécialisation dans l’assemblage et les tests, ainsi qu’à la flexibilité de leurs capacités.

TSMC détenait une part de marché de 22,0 % en 2025. Sa gamme CoWoS prend en charge les boîtiers de grande taille destinés à l’intelligence artificielle et au calcul haute performance (HPC), tandis que SoIC répond aux besoins d’intégration 3D. Selon les informations communiquées, la demande de solutions CoWoS a entraîné une expansion des capacités, et TSMC a annoncé des projets visant à développer des capacités CoWoS et 3D-IC en Arizona avant 2029.

Samsung Electronics détenait une part de marché de 18,3 % en 2025. L'entreprise regroupe au sein d'une même organisation des capacités en DRAM, HBM, fonderie et conditionnement avancé. Son portefeuille SAINT couvre les configurations SRAM-sur-logique, logique-sur-logique et DRAM-sur-logique. Samsung a annoncé une solution de conditionnement 2 nm GAA et I-Cube S destinée à l'application d'intelligence artificielle de Preferred Networks.

SK hynix détenait une part de marché de 15,4 % en 2025 et concentre ses activités sur la HBM. La production en volume par l'entreprise de son produit HBM3E 12-layer et l'échantillonnage ultérieur de HBM4 renforcent son rôle dans le composant mémoire du conditionnement des accélérateurs d'IA.

Intel Corporation détenait une part de marché de 11,0 % en 2025. Son portefeuille de conditionnement comprend EMIB, Foveros et Foveros Direct. Foveros Direct utilise une liaison cuivre-cuivre inférieure à 10 µm, permettant des connexions plus denses entre les puces et des chemins thermiques continus entre les couches.

Amkor Technology renforce sa position dans le conditionnement avancé aux États-Unis grâce à son site prévu à Peoria, en Arizona. Le projet de 2 milliards de dollars (USD) a obtenu une attribution pouvant atteindre 407 millions de dollars (USD) au titre du CHIPS Incentives Program et doit soutenir le conditionnement de pointe et celui des puces d'IA.

JCET Group est un important prestataire chinois d'assemblage et de test externalisés (OSAT), avec un chiffre d'affaires déclaré de 27 milliards de RMB dans le conditionnement avancé en 2025. Son investissement à Lin-gang cible le conditionnement haute densité au niveau de la plaquette en 2,5D/3D et reflète les efforts de la Chine pour développer des capacités nationales de conditionnement avancé.^{[9]South China Morning Post, China's JCET to Build New Plant in Shanghai to Expand Advanced Chip Packaging. scmp.com}

Micron Technology est présente sur le marché de la HBM avec une feuille de route produits axée sur la HBM4. Sa spécification HBM4 comprend une interface de 2 048 bits et une bande passante supérieure à 2,8 To/s par empilement, ce qui positionne l'entreprise sur les systèmes d'IA et de calcul haute performance (HPC) de nouvelle génération.

Broadcom a présenté sa plateforme 3.5D XDSiP, qui combine l'empilement 3D et le placement 2,5D. La plateforme est conçue pour intégrer plus de 6 000 mm² de silicium et jusqu'à 12 empilements HBM destinés aux grands processeurs personnalisés pour l'IA et les centres de données hyperscale.

Qualcomm favorise l'adoption du PoP avancé et de solutions de conditionnement connexes dans les produits mobiles, sans fil, d'IA en périphérie et automobiles. Sa participation à la normalisation de l'UCIe soutient un écosystème interopérable de chiplets.

Évolutions récentes du secteur

• Septembre 2024 - SK hynix : SK hynix a commencé la production en volume d'un produit HBM3E de 36 Go 12-layer. L'entreprise a utilisé la technologie TSV et le procédé Advanced MR-MUF, faisant état d'une dissipation thermique supérieure de 10 % à celle de son précédent procédé de moulage. Les puces DRAM étaient 40 % plus fines que celles de son précédent produit à huit couches.
• Décembre 2024 - Broadcom : Broadcom a présenté sa plateforme 3.5D XDSiP pour les systèmes orientés vers l'IA. La plateforme combine l'empilement de silicium 3D et le placement 2,5D, prend en charge plus de 6 000 mm² de silicium et jusqu'à 12 modules HBM, et a été décrite comme offrant une densité de signaux puce à puce sept fois supérieure à celle des approches d'empilement face arrière sur face avant.
• Décembre 2024 - Amkor Technology : le département du Commerce des États-Unis a annoncé l'attribution d'une aide pouvant atteindre 407 millions de dollars (USD) à Amkor Technology Arizona pour une usine de conditionnement et de test de 2 milliards de dollars (USD), construite ex nihilo à Peoria, en Arizona. Le projet devrait soutenir le conditionnement avancé national et créer environ 2 000 emplois manufacturiers.
• Janvier 2025 - Programme national américain de fabrication de conditionnements avancés : le département du Commerce des États-Unis a finalisé l'attribution de 1,4 milliard de dollars (USD), dont 300 millions de dollars (USD) pour la recherche sur les substrats et les matériaux et 1,1 milliard de dollars (USD) pour l'installation pilote de conditionnement avancé de Natcast à Tempe, en Arizona.
• Mars 2025 - SK hynix : SK hynix a expédié des échantillons HBM4 12-layer à de grands clients. L'entreprise a fait état d'une bande passante supérieure à 2 To/s par empilement et s'est fixé comme objectif une production de masse au second semestre 2025.
• 2025 - JCET Group : JCET a fait état d'un chiffre d'affaires de 27 milliards de RMB dans le conditionnement avancé et a annoncé un investissement dans une nouvelle installation de conditionnement haute densité au niveau de la plaquette en 2,5D/3D à Lin-gang, Shanghai. L'entreprise a également créé une filiale SiP détenue à 100 %, spécialisée dans la fabrication intelligente.

Avril 2026 – TSMC : TSMC a confirmé son intention d'établir des capacités de conditionnement CoWoS et 3D-IC sur son campus en Arizona, avec une capacité opérationnelle prévue avant 2029. L'entreprise a indiqué que les délais de production de CoWoS s'établissaient entre 52 et 78 semaines et que le conditionnement avancé représentait plus de 10 % de son chiffre d'affaires.