Mercado de apilamiento tridimensional de chips Tamaño y Compartir 2026-2035

Tamaño del mercado de apilamiento de chips 3D

El mercado de apilamiento de chips 3D se valoró en 808,7 millones de USD en 2025 y se prevé que alcance los 967,66 millones de USD en 2026 y los 5,250 millones de USD en 2035, con una expansión a una tasa de crecimiento anual compuesta (TCAC) del 20,7% durante 2026–2035.

El apilamiento de chips 3D integra verticalmente memoria, lógica, interconexiones y otras matrices semiconductoras para reducir la distancia de recorrido de las señales y aumentar el ancho de banda dentro de una superficie limitada del encapsulado. Esta arquitectura es fundamental para la memoria de alto ancho de banda (HBM), en la que las vías a través del silicio (TSV) conectan múltiples capas de DRAM adelgazadas. SK hynix inició en septiembre de 2024 la producción en volumen de un producto HBM3E de 36 GB, 12-layer utilizando matrices un 40% más delgadas que las de su anterior producto de ocho capas y su proceso Advanced MR-MUF.^{[1]SK hynix, SK hynix Begins Volume Production of the World's First 12-Layer HBM3E, September 26, 2024, news.skhynix.com} En marzo de 2025, la empresa envió muestras de HBM4 12-layer con un ancho de banda superior a 2 TB/s por apilamiento. El producto HBM4 de Micron utiliza una interfaz de 2.048 bits y está especificado para un ancho de banda superior a 2,8 TB/s por apilamiento.^{[2]Micron Technology, HBM4 Product Information, Undated, micron.com}

El mercado va más allá de los apilamientos de memoria. La unión híbrida y la integración de lógica sobre lógica permiten a los diseñadores distribuir las funciones entre matrices optimizadas por separado, mientras que los formatos a nivel de oblea y de sistema en encapsulado responden a las necesidades de superficies más reducidas en aplicaciones móviles, automovilísticas, industriales y de sensores. Foveros Direct de Intel utiliza unión híbrida cobre con cobre con un paso inferior a 10 µm, lo que ilustra cómo la densidad de interconexión vertical se está convirtiendo en una variable de diseño, en lugar de ser una consideración secundaria del encapsulado. La Hoja de ruta de integración heterogénea del IEEE identifica la integración heterogénea como una vía de escalado en los sectores de la informática, las comunicaciones, la automoción, la industria aeroespacial y la electrónica médica.

La oportunidad sigue concentrándose en programas técnicamente exigentes, ya que el apilamiento avanzado combina el adelgazamiento de obleas, la alineación de matrices, la unión, el control térmico y las pruebas. Esta concentración favorece a los proveedores con una integración de procesos demostrada y a los clientes capaces de asumir el riesgo de cualificación. A medida que los diseños heterogéneos lleguen a categorías de productos más amplias, la adopción dependerá menos de si la integración vertical es técnicamente posible y más de si el rendimiento de fabricación, el diseño térmico y la disponibilidad de suministro permiten repetirla comercialmente.

La evaluación del mercado abarca el rendimiento histórico de 2022–2025 y el período de previsión de 2026–2035. Analiza la arquitectura de apilamiento, el componente, la tecnología, el factor de forma, la aplicación y la industria de uso final en América del Norte, Europa, Asia-Pacífico, América Latina y Oriente Medio y África.

Principales impulsores

Alta demanda de productos electrónicos miniaturizados y de alto rendimiento

Estos mismos productos requieren cada vez más ancho de banda, un menor consumo energético por bit transferido y menos superficie de placa. La HBM es un ejemplo directo: la HBM4 de Micron combina un bus de 2.048 bits con un ancho de banda superior a 2,8 TB/s por pila, una configuración diseñada para procesadores de IA y HPC limitados por el ancho de banda. En los productos móviles, los diseños de encapsulado sobre encapsulado preservan el espacio de la placa al colocar la memoria y la lógica de aplicación en una huella vertical compacta. Los radares para automoción, los sistemas ADAS y los módulos de control de dominio también se benefician de integrar las funciones de computación, memoria y RF en un encapsulado cualificado.

Mayor adopción de tecnologías avanzadas de encapsulado

El encapsulado avanzado se ha convertido en parte de la arquitectura del sistema porque los clientes necesitan cada vez más que las matrices fabricadas con distintos nodos de proceso funcionen como un único dispositivo. Foveros Direct de Intel proporciona un enlace cobre-cobre inferior a 10 µm, lo que permite interconexiones considerablemente más densas que los enfoques convencionales basados en microbumps.^{[3]Intel Corporation, Foveros Direct 3D Technology Brief, November 2025, intel.com} El I-Cube S de Samsung combina su proceso de compuerta alrededor de todo el canal de 2 nm con un encapsulado 2.5D para aceleradores de IA, lo que ilustra la evolución comercial hacia soluciones integradas de front-end y back-end.^{[4]Samsung Electronics Global Newsroom, Samsung Electronics to Provide Turnkey Semiconductor Solutions With 2nm GAA Process and 2.5D Package to Preferred Networks, Undated, news.samsung.com} Las plataformas de fundición y OSAT de la competencia ofrecen a los clientes más opciones de encapsulado, pero también hacen que la cualificación, la asignación de capacidad y el rendimiento del proceso sean factores centrales en las decisiones de compra.

Mayor uso de circuitos integrados 3D en centros de datos y computación de alto rendimiento (HPC)

Los aceleradores de IA dependen de un ancho de banda que las conexiones de memoria convencionales fuera del encapsulado no pueden proporcionar de manera eficiente. Las muestras de HBM4 de SK hynix 12-layer superaron los 2 TB/s por pila, lo que demuestra la velocidad a la que avanza la capacidad de memoria apilada para dar soporte a grandes sistemas de entrenamiento e inferencia. La ampliación de la capacidad de CoWoS de TSMC se ha relacionado con la demanda de chips de IA, mientras que los plazos de entrega comunicados, de entre 52 y 78 semanas, indican que la disponibilidad de encapsulados puede limitar el despliegue de aceleradores incluso cuando existe capacidad disponible para lógica de vanguardia.

Crecimiento de las aplicaciones de IA, IoT y electrónica para automoción

La demanda se está extendiendo desde las infraestructuras en la nube hasta los productos periféricos. Las plataformas de automoción habilitadas para IA deben procesar datos de sensores en condiciones exigentes de temperatura, vibración y fiabilidad, lo que aumenta el valor de los encapsulados SiP, fan-out y basados en chiplets que han sido cualificados. Los módulos de IoT se benefician de la integración a nivel de encapsulado del procesamiento, la conectividad, la memoria y los sensores. El reto comercial es que los programas para dispositivos periféricos y automoción generalmente requieren ciclos de cualificación más largos y estructuras de costes más reducidas que los despliegues de IA a hiperescala, por lo que los procesos de encapsulado maduros son especialmente importantes.

Expansión de la fabricación de semiconductores y los servicios de fundición

La inversión pública se dirige cada vez más al empaquetado avanzado, en lugar de centrarse únicamente en la fabricación de front-end. En enero de 2025, el Departamento de Comercio de EE. UU. finalizó la concesión de ayudas por 1,400 millones de USD en el marco del National Advanced Packaging Manufacturing Program, incluidos 300 millones de USD para la investigación de sustratos y materiales y 1,100 millones de USD para la planta piloto de empaquetado avanzado de Natcast. El Departamento de Comercio también concedió a Amkor Technology Arizona hasta 407 millones de USD para una planta de empaquetado avanzado y pruebas valorada en 2,000 millones de USD en Peoria, Arizona. Estos programas abordan una brecha en la cadena de suministro: los empaquetados avanzados requieren acceso local a materiales, equipos, habilitación del diseño y capacidad de pruebas, no solo capacidad de fabricación.

Principales restricciones

Alta complejidad y coste de fabricación

La integración 3D añade etapas de proceso sensibles a la alineación, la calidad de la superficie, la deformación y el rendimiento de los troqueles verificados. El adelgazamiento de obleas, la formación de TSV, las interconexiones de paso fino, el ensamblaje híbrido y las pruebas a nivel de encapsulado incrementan el coste de un troquel o ensamblaje defectuoso. Los plazos de entrega de CoWoS, que según los informes oscilan entre 52 y 78 semanas, ilustran tanto la escasez de suministro como la dificultad de ampliar la capacidad cualificada de empaquetado avanzado. Para las empresas más pequeñas sin fábrica, el obstáculo no es únicamente el precio del empaquetado; también lo es el acceso a herramientas de diseño y flujos de pruebas capaces de validar las interacciones térmicas, de suministro eléctrico y de integridad de señal antes del ensamblaje completo.

Retos de gestión térmica y disipación del calor

La integración vertical concentra el calor en capas más alejadas de la superficie de refrigeración del encapsulado. Semiconductor Engineering señala que las matrices enterradas pueden crear puntos calientes térmicos localizados, mientras que los diseños apilados pueden intensificar los retos del suministro eléctrico, ya que la demanda de corriente aumenta con el número de niveles sin un incremento proporcional de los recursos del encapsulado. Los TSV térmicos, la mejora de los materiales de moldeo, los materiales de interfaz y los enfoques microfluídicos pueden mitigar el problema, pero introducen compromisos de diseño en términos de superficie, fabricabilidad y fiabilidad. El proceso Advanced MR-MUF de SK hynix mejoró la disipación del calor en un 10 % con respecto a su anterior método de moldeo, pero el rendimiento térmico sigue siendo un factor limitante a medida que aumentan la altura de las pilas HBM y la densidad lógica.

Las inversiones en capacidad pueden reducir la concentración geográfica, pero las nuevas plantas deben cualificar procesos complejos antes de convertirse en alternativas relevantes para los programas de producción. El diseño térmico constituye el límite técnico más persistente. A medida que aumentan la altura de las pilas y la densidad de potencia, los arquitectos de encapsulados deberán decidir si las ganancias incrementales de ancho de banda justifican el gasto adicional en refrigeración, sustratos y cualificación. Esto favorece las arquitecturas que mejoran el rendimiento a nivel de sistema y, al mismo tiempo, mantienen ventanas de fabricación suficientemente amplias para la producción a gran escala.

Análisis de los segmentos del mercado de apilamiento de chips 3D

Por tecnología

La integración 2.5D constituye el mayor segmento tecnológico, ya que permite colocar matrices de cómputo y pilas HBM sobre un intercalador común sin requerir que todas las conexiones entre matrices sean verticales. CoWoS sigue siendo un ejemplo comercial consolidado para procesadores de IA y encapsulados de alto ancho de banda.^{[5]CNBC, Nvidia Snaps Up AI Chip Packaging Capacity as TSMC Expands in U.S., April 8, 2026, cnbc.com} Se prevé que la integración heterogénea registre el crecimiento más rápido, a medida que los diseños de productos combinan matrices fabricadas en distintos nodos y, en algunos casos, con diferentes materiales. La hoja de ruta del IEEE identifica este modelo de integración como una vía importante para la ampliación de la capacidad de los semiconductores, mientras que UCIe permite un enfoque más estandarizado para la conectividad de chiplets dentro del encapsulado.^{[6]IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition, 2025, eps.ieee.org} La plataforma XDSiP de Broadcom combina el apilamiento 3D y la colocación 2.5D en encapsulados que pueden incorporar más de 6,000 mm² de silicio y hasta 12 pilas HBM.

Por arquitectura de apilamiento

TSV es la mayor arquitectura de apilamiento, respaldada por su función en HBM, sensores de imagen apilados y otros encapsulados de alta densidad. Micron identifica las obleas conectadas mediante TSV y las matrices DRAM ultrafinas como elementos fundamentales de la construcción de HBM4. Se prevé que la tecnología 3D monolítica registre el crecimiento más rápido, como reflejo de la demanda de rutas de interconexión verticales más cortas cuando la densidad de lógica sobre lógica se convierte en un factor limitante del diseño. Las arquitecturas de microbumps mantienen su relevancia en los productos móviles y de consumo, mientras que los formatos basados en WLP permiten módulos compactos con capas de redistribución y menores requisitos de perfil del encapsulado.

Por componente

La memoria es la mayor categoría de componentes, ya que la producción de HBM genera la demanda de apilamiento más visible a corto plazo. La evolución de SK hynix desde la producción en volumen de 12-layer HBM3E hasta el muestreo de HBM4 demuestra cómo cada nueva generación de memoria incrementa los requisitos de adelgazamiento de matrices, unión, control térmico y pruebas. Se prevé que la categoría de lógica/procesador registre el crecimiento más rápido, a medida que las GPU, las CPU, los ASIC personalizados y los aceleradores combinan cada vez más múltiples matrices de cómputo con recursos de memoria y E/S. Los materiales de interfaz térmica y las interconexiones son estratégicamente importantes, ya que la resistencia térmica del encapsulado y la conectividad entre matrices pueden determinar si una arquitectura de alto rendimiento puede comercializarse a escala.

Por factor de forma

SiP es el mayor factor de forma, ya que permite integrar procesadores, memoria, componentes de RF y gestión de energía en un único subsistema. Se prevé que la categoría de apilamiento de matrices 3D registre el crecimiento más rápido, a medida que el HBM y el apilamiento directo de lógica cobran relevancia en las plataformas de IA y cómputo. PoP sigue siendo importante en los procesadores de aplicaciones móviles, mientras que FOWLP permite diseños de perfil reducido que requieren redistribución de paso fino sin un sustrato tradicional.

Por aplicación

HPC es el mayor segmento de aplicación, lo que refleja la necesidad inmediata de ancho de banda de memoria en los sistemas de cómputo a gran escala.

Los aceleradores de IA/ML crecerán previsiblemente a la tasa más elevada, a medida que el hardware de entrenamiento e inferencia integre una mayor capacidad de HBM y más funciones de computación especializadas. Los dispositivos móviles y ponibles mantienen la demanda de PoP y SiP, mientras que los sensores y los sistemas MEMS utilizan procesos TSV y a nivel de oblea para reducir el tamaño del encapsulado y las pérdidas parásitas. Los sistemas de almacenamiento recurren a 3D NAND y a arquitecturas de memoria relacionadas de alta densidad.

Por sector de uso final

La electrónica de consumo es el mayor segmento de uso final en 2025, respaldada por el despliegue masivo de dispositivos móviles, cámaras y dispositivos ponibles compactos. Se prevé que los centros de datos y la informática empresarial registren el crecimiento más rápido y alcancen 1,416.87 millones de USD en 2035. Este diferencial refleja el valor económico de reducir los cuellos de botella de memoria en la infraestructura de IA, donde el ancho de banda a nivel de encapsulado puede influir en la utilización del sistema. Las aplicaciones de automoción, atención sanitaria y aeroespacial ofrecen oportunidades más pequeñas, aunque técnicamente exigentes, porque requieren una alta fiabilidad, ciclos de cualificación prolongados y, en algunos casos, un rendimiento térmico o frente a la radiación especializado.

El patrón de los segmentos también apunta a un cambio a más largo plazo. Se prevé que el 3D monolítico crezca un 22,37% y la integración heterogénea, un 22,09%, por encima del mercado total. Estas categorías exigen más que una mejora incremental del encapsulado; requieren decisiones coordinadas sobre la partición de las matrices, la selección del nodo de proceso, los estándares de interconexión, el diseño térmico y las pruebas. Los proveedores capaces de cualificar esas interfaces entre distintos materiales y socios de fabricación estarán mejor posicionados que las empresas que ofrezcan únicamente una etapa aislada del encapsulado.

Análisis regional del mercado de apilamiento de chips 3D

Norteamérica

Se prevé que Norteamérica se expanda desde 220,99 millones de USD en 2025 hasta 1,469,35 millones de USD en 2035, con una TCAC del 20,96%. Estados Unidos representa la mayor parte de la demanda regional, que aumentará de 173,73 millones de USD a 1,177,83 millones de USD, con una TCAC del 21,20%, mientras que Canadá pasará de 47,26 millones de USD a 291,52 millones de USD. La política estadounidense sobre semiconductores está reforzando la capacidad nacional de encapsulado mediante las adjudicaciones del National Advanced Packaging Manufacturing Program y la planta prevista de Amkor en Arizona.^{[7]U.S. National Institute of Standards and Technology, U.S. Department of Commerce Announces $1.4 Billion in Final Awards to Support the Next Generation of U.S. Semiconductor Advanced Packaging, January 16, 2025, nist.gov[8]U.S. Department of Commerce, Biden-Harris Administration Announces CHIPS Incentives Award for Amkor Technology Arizona, December 20, 2024, commerce.gov} TSMC también ha indicado que prevé incorporar capacidades de CoWoS y 3D-IC en su campus de Arizona antes de 2029.

Europa

Se prevé que Europa crezca de 167,33 millones de USD en 2025 a 1,045,80 millones de USD en 2035, con una TCAC del 20,21%. Alemania lidera la región, con una TCAC del 21,19%, seguida del Reino Unido, con un 20,60%. La oportunidad regional está determinada por la demanda de los sectores de automoción, industrial y de comunicaciones, en los que los requisitos de cualificación hacen que la fiabilidad del encapsulado y la continuidad del suministro sean factores importantes. Francia, Italia, España, los Países Bajos y el resto de Europa contribuyen a través de las redes de diseño de semiconductores, equipos, materiales y suministro para la automoción.

Asia-Pacífico

Asia-Pacífico es el mayor mercado regional y el que crece con mayor rapidez: pasará de 288,07 millones de USD en 2025 a 2,099,07 millones de USD en 2035, con una TCAC del 22,07 %. Se prevé que China crezca un 23,32 %, de 126,39 millones de USD a 1,019,14 millones de USD, mientras que se proyecta que Japón y Corea del Sur se expandan un 23,11 % y un 22,68 %, respectivamente. La posición de Corea del Sur en HBM se ve reforzada por los hitos de producto HBM3E y HBM4 de SK hynix. JCET está ampliando su presencia en el empaquetado de obleas de alta densidad 2.5D/3D mediante una nueva planta en Lin-gang, Shanghái, respaldada por unos ingresos comunicados de 27,000 millones de RMB procedentes del empaquetado avanzado en 2025. India y Australia están incluidas en el resto de Asia-Pacífico, que se prevé que crezca de 93,97 millones de USD en 2025 a 551,16 millones de USD en 2035.

América Latina

Se proyecta que América Latina aumente de 70,46 millones de USD en 2025 a 309,45 millones de USD en 2035, con una TCAC del 16,05 %. México lidera la región, con una TCAC del 16,52 %, seguido de Brasil, con un 16,22 %. La demanda regional está vinculada a la fabricación de productos electrónicos, el despliegue de las telecomunicaciones y la proximidad a las cadenas de suministro norteamericanas. La producción de empaquetado avanzado sigue siendo limitada en comparación con Asia-Pacífico y América del Norte, por lo que la disponibilidad de importaciones y la integración de la cadena de suministro son factores importantes para la evolución del mercado.

Oriente Medio y África

Se espera que el mercado de Oriente Medio y África crezca de 61,86 millones de USD en 2025 a 324,01 millones de USD en 2035, con una TCAC del 17,95 %. Se prevé que los Emiratos Árabes Unidos se expandan un 19,02 %, Arabia Saudí un 18,53 % y Sudáfrica un 17,07 %. La demanda regional está asociada principalmente a las infraestructuras de centros de datos, las telecomunicaciones, la automatización industrial y los productos electrónicos importados de alto rendimiento. Se espera que el mercado siga estando más impulsado por la demanda que por la fabricación durante el período de previsión.

A nuestro juicio, la TCAC del 20,96 % de América del Norte tiene una base diferente. Se prevé que Estados Unidos crezca un 21,20 %, ligeramente por encima de la tasa mundial, ya que los programas públicos y la inversión privada buscan localizar capacidades de empaquetado estratégicamente importantes. Esto no elimina la ventaja manufacturera de Asia-Pacífico a corto plazo. Crea una segunda vía de cualificación para los clientes que priorizan el suministro nacional, especialmente cuando los programas de inteligencia artificial, defensa e infraestructuras críticas requieren un mayor control sobre la geografía de la producción.

Cuota de mercado y panorama competitivo del mercado de apilamiento de chips 3D

El mercado está concentrado en el segmento de empaquetado avanzado. TSMC, Samsung Electronics, SK hynix, Intel Corporation y ASE Technology Holding representan conjuntamente aproximadamente el 76 % del mercado en 2025. La competencia está determinada por la madurez de las plataformas, el rendimiento de fabricación en geometrías finas, el acceso a la memoria y a la fabricación front-end, la colaboración con los clientes en materia de diseño y el alcance geográfico de la fabricación. Los proveedores cautivos de fundiciones integran el desarrollo del encapsulado con la fabricación de obleas, mientras que los proveedores OSAT compiten mediante una amplia base de clientes, especialización en ensamblaje y pruebas, y flexibilidad de capacidad.

TSMC registró una cuota de mercado del 22,0 % en 2025. Su familia CoWoS permite fabricar grandes encapsulados para inteligencia artificial y computación de alto rendimiento (HPC), mientras que SoIC aborda la integración 3D. La demanda comunicada de CoWoS ha impulsado la ampliación de la capacidad, y TSMC ha identificado planes para desarrollar capacidades de CoWoS y 3D-IC en Arizona antes de 2029.

Samsung Electronics registró una cuota del 18,3 % en 2025. La empresa combina las capacidades de DRAM, HBM, fabricación de obleas y empaquetado avanzado dentro de una misma organización. Su cartera SAINT abarca configuraciones de SRAM sobre lógica, lógica sobre lógica y DRAM sobre lógica. Samsung ha anunciado una solución de empaquetado de 2 nm con GAA e I-Cube S para la aplicación de IA de Preferred Networks.

SK hynix registró una cuota del 15,4 % en 2025 y está centrada en HBM. La producción en volumen de HBM3E 12-layer de la empresa y el posterior muestreo de HBM4 refuerzan su papel en el componente de memoria del empaquetado de aceleradores de IA.

Intel Corporation registró una cuota del 11,0 % en 2025. Su cartera de empaquetado incluye EMIB, Foveros y Foveros Direct. Foveros Direct utiliza uniones cobre con cobre de menos de 10 µm, lo que permite conexiones más densas entre matrices y rutas térmicas continuas entre capas.

Amkor Technology está ampliando su posición en el empaquetado avanzado en Estados Unidos mediante su planta prevista en Peoria, Arizona. El proyecto, valorado en 2,000 millones de USD, recibió una subvención de hasta 407 millones de USD en el marco del Programa de Incentivos CHIPS y está destinado a respaldar el empaquetado de vanguardia y de chips de IA.

JCET Group es un importante OSAT chino, con unos ingresos declarados por empaquetado avanzado de 27,000 millones de RMB en 2025. Su inversión en Lin-gang tiene como objetivo el empaquetado de obleas de alta densidad 2.5D/3D y refleja el esfuerzo de China por añadir capacidad nacional de empaquetado avanzado.^{[9]South China Morning Post, China's JCET to Build New Plant in Shanghai to Expand Advanced Chip Packaging, 2025, scmp.com}

Micron Technology compite en HBM con una hoja de ruta de productos centrada en HBM4. Su especificación HBM4 incluye una interfaz de 2.048 bits y un ancho de banda superior a 2,8 TB/s por pila, lo que posiciona a la empresa para los sistemas de IA y HPC de próxima generación.

Broadcom ha introducido su plataforma 3.5D XDSiP, que combina el apilamiento 3D y la colocación 2.5D. La plataforma está diseñada para integrar más de 6.000 mm² de silicio y hasta 12 pilas HBM para procesadores personalizados de IA y de hiperescala de gran tamaño.

Qualcomm impulsa la adopción de PoP avanzado y soluciones de empaquetado relacionadas en productos móviles, inalámbricos, de IA en el extremo y de automoción. Su participación en la estandarización de UCIe respalda un ecosistema interoperable de chiplets.

Evolución reciente del sector

• Septiembre de 2024 - SK hynix: SK hynix comenzó la producción en volumen de un producto HBM3E 12-layer de 36 GB. La empresa utilizó tecnología TSV y Advanced MR-MUF, y comunicó una disipación térmica un 10 % superior a la de su proceso de moldeo anterior. Las matrices DRAM eran un 40 % más delgadas que las del producto anterior de ocho capas.
• Diciembre de 2024 - Broadcom: Broadcom introdujo su plataforma 3.5D XDSiP para sistemas orientados a la IA. La plataforma combina el apilamiento de silicio 3D con la colocación 2.5D, admite más de 6.000 mm² de silicio y hasta 12 módulos HBM, y se describió como capaz de ofrecer una densidad de señal entre matrices siete veces superior a la de los enfoques de apilamiento de cara posterior sobre cara frontal.
• Diciembre de 2024 - Amkor Technology: El Departamento de Comercio de Estados Unidos anunció una subvención de hasta 407 millones de USD para Amkor Technology Arizona destinada a una instalación de empaquetado y pruebas de nueva construcción, valorada en 2,000 millones de USD, en Peoria, Arizona. Se prevé que el proyecto respalde el empaquetado avanzado nacional y genere unos 2.000 puestos de trabajo en el sector manufacturero.
• Enero de 2025 - Programa Nacional de Fabricación de Empaquetado Avanzado de Estados Unidos: El Departamento de Comercio de Estados Unidos finalizó subvenciones por valor de 1,400 millones de USD, incluidos 300 millones de USD para investigación sobre sustratos y materiales y 1,100 millones de USD para la instalación piloto de empaquetado avanzado de Natcast en Tempe, Arizona.
• Marzo de 2025 - SK hynix: SK hynix envió muestras de HBM4 12-layer a clientes importantes. La empresa comunicó un ancho de banda superior a 2 TB/s por pila y fijó como objetivo iniciar la producción en masa en el segundo semestre de 2025.
• 2025 - JCET Group: JCET comunicó unos ingresos por empaquetado avanzado de 27,000 millones de RMB y anunció una inversión en una nueva instalación de Lin-gang, Shanghái, para el empaquetado de obleas de alta densidad 2.5D/3D. La empresa también creó una filial de SiP de propiedad exclusiva centrada en la fabricación inteligente.
• abril de 2026 - TSMC: TSMC confirmó sus planes para establecer capacidad de empaquetado CoWoS y 3D-IC en su campus de Arizona, con una capacidad operativa prevista antes de 2029. La empresa indicó que los plazos de entrega de CoWoS oscilaban entre 52 y 78 semanas y señaló que el empaquetado avanzado representaba más del 10 % de sus ingresos.