3D-Chip-Stacking-Markt Größe und Anteil 2026-2035

Marktgröße für 3D-Chip-Stacking

Der Markt für 3D-Chip-Stacking wurde 2025 mit 808,7 Millionen USD bewertet und dürfte 2026 967,66 Millionen USD sowie bis 2035 5,25 Milliarden USD erreichen, was einem Wachstum mit einer CAGR von 20,7 % im Zeitraum 2026–2035 entspricht.

Beim 3D-Chip-Stacking werden Speicher-, Logik-, Verbindungs- und andere Halbleiter-Dies vertikal integriert, um die Signallaufstrecke zu verkürzen und die Bandbreite innerhalb einer begrenzten Gehäusefläche zu erhöhen. Die Architektur ist von zentraler Bedeutung für Speicher mit hoher Bandbreite (HBM), bei dem Through-Silicon-Vias (TSVs) mehrere gedünnte DRAM-Schichten verbinden. SK hynix begann im September 2024 mit der Serienproduktion eines 36-GB-12-layer-HBM3E-Produkts und verwendete dabei Dies, die 40 % dünner sind als beim vorherigen Produkt mit acht Schichten, sowie sein Advanced-MR-MUF-Verfahren.^{[1]SK hynix, SK hynix Begins Volume Production of the World's First 12-Layer HBM3E, September 26, 2024, news.skhynix.com} Im März 2025 lieferte das Unternehmen 12-layer-HBM4-Muster mit einer Bandbreite von über 2 TB/s pro Stack aus. Das HBM4-Produkt von Micron verwendet eine 2.048-Bit-Schnittstelle und ist für eine Bandbreite von über 2,8 TB/s pro Stack ausgelegt.^{[2]Micron Technology, HBM4 Product Information, Undated, micron.com}

Der Markt geht über Speicherstacks hinaus. Hybrid-Bonding und die Integration von Logik auf Logik ermöglichen es Entwicklern, Funktionen auf mehrere separat optimierte Dies aufzuteilen, während Wafer-Level- und System-in-Package-Formate kleinere Bauformen in mobilen, automobilen, industriellen und sensorbasierten Anwendungen unterstützen. Intel's Foveros Direct nutzt Kupfer-zu-Kupfer-Hybrid-Bonding mit einem Rastermaß von unter 10 µm und verdeutlicht damit, wie die Dichte vertikaler Verbindungen zu einer Designvariablen und nicht länger zu einer nachgelagerten Packaging-Frage wird. Die IEEE Heterogeneous Integration Roadmap identifiziert die heterogene Integration als einen Skalierungspfad für Computer, Kommunikation, Automobiltechnik, Luft- und Raumfahrt sowie medizinische Elektronik.

Die Chancen konzentrieren sich weiterhin auf technisch anspruchsvolle Programme, da fortschrittliches Stacking die Ausdünnung von Wafern, die Ausrichtung von Dies, das Bonding, die thermische Kontrolle und das Testen kombiniert. Diese Konzentration begünstigt Anbieter mit nachgewiesener Prozessintegration sowie Kunden, die in der Lage sind, das Qualifikationsrisiko zu tragen. Wenn heterogene Designs breitere Produktkategorien erreichen, wird die Einführung weniger davon abhängen, ob eine vertikale Integration technisch möglich ist, sondern vielmehr davon, ob Ausbeute, thermisches Design und Lieferverfügbarkeit eine kommerziell wiederholbare Umsetzung ermöglichen.

Die Marktanalyse umfasst die historische Entwicklung von 2022 bis 2025 sowie den Prognosezeitraum 2026–2035. Sie untersucht die Stacking-Architektur, Komponenten, Technologie, Bauform, Anwendung und Endverbrauchsbranche in Nordamerika, Europa, Asien-Pazifik, Lateinamerika sowie im Nahen Osten und in Afrika.

Wichtige Wachstumstreiber

Hohe Nachfrage nach miniaturisierter und leistungsstarker Elektronik

Für dieselben Produkte werden zunehmend mehr Bandbreite, ein geringerer Energieverbrauch pro übertragenem Bit und weniger Leiterplattenfläche benötigt. HBM ist ein direktes Beispiel dafür: Micron's HBM4 kombiniert einen 2.048-Bit-Bus mit einer Bandbreite von über 2,8 TB/s pro Stack – eine Konfiguration, die für bandbreitenbegrenzte KI- und HPC-Prozessoren ausgelegt ist. In mobilen Produkten bewahren Package-on-Package-Designs Leiterplattenfläche, indem sie Speicher und Anwendungslogik in einer kompakten vertikalen Anordnung platzieren. Auch Automobilradar, ADAS- und Domänensteuerungsmodule profitieren von der Integration von Rechenleistung, Speicher und HF-Funktionen in einem qualifizierten Package.

Zunehmende Einführung fortschrittlicher Packaging-Technologien

Fortschrittliches Packaging ist zu einem Bestandteil der Systemarchitektur geworden, da Kunden zunehmend Dies benötigen, die in unterschiedlichen Prozessknoten gefertigt wurden und als ein Bauelement funktionieren. Intel's Foveros Direct ermöglicht Kupfer-zu-Kupfer-Bonden mit Abständen von unter 10 µm und damit deutlich dichtere Verbindungen als herkömmliche Micro-Bump-Ansätze.^{[3]Intel Corporation, Foveros Direct 3D Technology Brief, November 2025, intel.com} Samsung's I-Cube S kombiniert seinen 2-nm-Gate-all-around-Prozess mit 2,5D-Packaging für KI-Beschleuniger und veranschaulicht damit den kommerziellen Trend zu gebündelten Frontend- und Backend-Lösungen.^{[4]Samsung Electronics Global Newsroom, Samsung Electronics to Provide Turnkey Semiconductor Solutions With 2nm GAA Process and 2.5D Package to Preferred Networks, Undated, news.samsung.com} Konkurrierende Foundry- und OSAT-Plattformen bieten Kunden mehr Packaging-Optionen, machen jedoch gleichzeitig Qualifizierung, Kapazitätszuweisung und Yield-Performance zu zentralen Beschaffungskriterien.

Zunehmender Einsatz von 3D-ICs in Rechenzentren und im Hochleistungsrechnen

KI-Beschleuniger sind auf eine Bandbreite angewiesen, die herkömmliche Speicherverbindungen außerhalb des Packages nicht effizient bereitstellen können. Die 12-layer-HBM4-Muster von SK hynix übertrafen 2 TB/s pro Stack und zeigen, wie schnell sich die Leistungsfähigkeit gestapelter Speicher weiterentwickelt, um große Trainings- und Inferenzsysteme zu unterstützen. Die Erweiterung der CoWoS-Kapazitäten von TSMC wird mit der Nachfrage nach KI-Chips in Verbindung gebracht, während gemeldete Lieferzeiten von 52 bis 78 Wochen darauf hindeuten, dass die Verfügbarkeit von Packaging den Einsatz von Beschleunigern begrenzen kann, selbst wenn Kapazitäten für Logikschaltungen der Spitzenklasse verfügbar sind.

Wachstum der Anwendungen in den Bereichen KI, IoT und Automobilelektronik

Die Nachfrage weitet sich von der Cloud-Infrastruktur auf Edge-Produkte aus. KI-fähige Automobilplattformen müssen Sensordaten unter anspruchsvollen thermischen Bedingungen sowie bei Vibrationen und hohen Zuverlässigkeitsanforderungen verarbeiten, wodurch der Wert qualifizierter SiP-, Fan-out- und Chiplet-basierter Packaging-Lösungen steigt. IoT-Module profitieren von der Integration von Rechenleistung, Konnektivität, Speicher und Sensoren auf Package-Ebene. Die kommerzielle Herausforderung besteht darin, dass Edge- und Automobilprogramme im Allgemeinen längere Qualifizierungszyklen und niedrigere Kostenstrukturen als Hyperscale-KI-Einsätze erfordern, wodurch ausgereifte Packaging-Prozesse besonders wichtig werden.

Ausbau der Halbleiterfertigung und Foundry-Dienstleistungen

Öffentliche Investitionen fließen zunehmend in Advanced Packaging und nicht nur in die Front-End-Fertigung. Im Januar 2025 schloss das US-Handelsministerium Fördervergaben in Höhe von 1,4 Milliarden USD im Rahmen des National Advanced Packaging Manufacturing Program ab, darunter 300 Millionen USD für die Forschung an Substraten und Materialien sowie 1,1 Milliarden USD für Natcasts Pilotanlage für Advanced Packaging. Das US-Handelsministerium sprach Amkor Technology Arizona außerdem bis zu 407 Millionen USD für eine 2 Milliarden USD teure Anlage für Advanced Packaging und Tests in Peoria, Arizona, zu. Diese Programme schließen eine Lücke in der Lieferkette: Für fortschrittliche Gehäuselösungen sind lokaler Zugang zu Materialien, Ausrüstung, Designunterstützung und Testkapazitäten erforderlich, nicht lediglich Fertigungskapazitäten.

Wichtige Markthemmnisse

Hohe Fertigungskomplexität und -kosten

Die 3D-Integration führt zusätzliche Prozessschritte ein, die empfindlich auf Ausrichtung, Oberflächenqualität, Verzug und die Ausbeute bekannter guter Dies reagieren. Das Ausdünnen von Wafern, die Bildung von TSVs, Feinstpitch-Verbindungen, Hybrid-Bonding und Tests auf Package-Ebene erhöhen allesamt die Kosten eines fehlerhaften Dies oder einer fehlerhaften Baugruppe. Gemeldete CoWoS-Vorlaufzeiten von 52 bis 78 Wochen verdeutlichen sowohl die Angebotsknappheit als auch die Schwierigkeit, qualifizierte Kapazitäten für Advanced Packaging zu skalieren. Für kleinere Fabless-Unternehmen besteht das Hindernis nicht nur in den Package-Preisen, sondern auch im Zugang zu Designtools und Testabläufen, mit denen sich Wechselwirkungen zwischen Wärme, Stromversorgung und Signalintegrität vor der vollständigen Montage validieren lassen.

Herausforderungen beim Wärmemanagement und bei der Wärmeableitung

Die vertikale Integration konzentriert die Wärme in Schichten, die weiter von der Kühlfläche des Packages entfernt sind. Semiconductor Engineering weist darauf hin, dass vergrabene Dies lokale Wärmestaus verursachen können, während gestapelte Designs die Herausforderungen bei der Stromversorgung verschärfen können, da der Strombedarf mit der Anzahl der Ebenen steigt, ohne dass die Ressourcen des Packages proportional zunehmen. Thermische TSVs, verbesserte Formmaterialien, Schnittstellenmaterialien und mikrofluidische Ansätze können das Problem abschwächen, führen jedoch zu Zielkonflikten bei Fläche, Fertigbarkeit und Zuverlässigkeit. Der Advanced-MR-MUF-Prozess von SK hynix verbesserte die Wärmeableitung gegenüber dem vorherigen Formgebungsverfahren um 10 %, doch die thermische Leistung bleibt ein begrenzender Faktor, da die Höhe der HBM-Stapel und die Logikdichte zunehmen.

Investitionen in Kapazitäten können die geografische Konzentration verringern, doch neue Anlagen müssen komplexe Prozesse qualifizieren, bevor sie zu relevanten Alternativen für Produktionsprogramme werden. Das thermische Design stellt die nachhaltigere technische Grenze dar. Mit zunehmender Stapelhöhe und Leistungsdichte müssen Package-Architekten entscheiden, ob zusätzliche Bandbreitengewinne den zusätzlichen Aufwand für Kühlung, Substrate und Qualifizierung rechtfertigen. Dies begünstigt Architekturen, die die Leistung auf Systemebene verbessern und gleichzeitig ausreichend breite Fertigungsfenster für die Volumenproduktion gewährleisten.

Segmentanalyse des Marktes für 3D-Chip-Stacking

Nach Technologie

Die 2,5D-Integration ist das größte Technologiesegment, da sie die Platzierung von Compute-Dies und HBM-Stacks auf einem gemeinsamen Interposer ermöglicht, ohne dass jede Die-to-Die-Verbindung vertikal ausgeführt werden muss. CoWoS ist nach wie vor ein ausgereiftes kommerzielles Beispiel für KI-Prozessoren und Breitband-Package-Lösungen.^{[5]CNBC, Nvidia Snaps Up AI Chip Packaging Capacity as TSMC Expands in U.S., April 8, 2026, cnbc.com} Für die heterogene Integration wird das schnellste Wachstum prognostiziert, da Produktdesigns Dies kombinieren, die in unterschiedlichen Strukturgrößen und teilweise aus unterschiedlichen Materialien gefertigt werden. Die IEEE-Roadmap identifiziert dieses Integrationsmodell als einen wichtigen Weg zur weiteren Skalierung von Halbleitern, während UCIe einen stärker standardisierten Ansatz für die Chiplet-Konnektivität innerhalb eines Packages unterstützt.^{[6]IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition, 2025, eps.ieee.org} Die XDSiP-Plattform von Broadcom kombiniert 3D-Stacking und 2,5D-Platzierung in Packages, die mehr als 6.000 mm² Silizium und bis zu 12 HBM-Stacks aufnehmen können.

Nach Stacking-Architektur

TSV ist die größte Stacking-Architektur, was durch ihre Rolle bei HBM, gestapelten Bildsensoren und anderen hochdichten Packages unterstützt wird. Micron identifiziert TSV-verbundene Wafer und ultradünne DRAM-Dies als Kernelemente der HBM4-Fertigung. Für monolithisches 3D wird das schnellste Wachstum prognostiziert, was die Nachfrage nach kürzeren vertikalen Verbindungswegen widerspiegelt, wenn die Logik-auf-Logik-Dichte zu einem begrenzenden Designfaktor wird. Micro-Bump-Architekturen bleiben für mobile Produkte und Konsumgüter relevant, während WLP-basierte Formate kompakte Module mit Redistribution-Layern und geringeren Anforderungen an das Package-Profil unterstützen.

Nach Komponente

Speicher ist die größte Komponentenkategorie, wobei die HBM-Produktion die sichtbarste kurzfristige Nachfrage nach Stacking erzeugt. Die Entwicklung von SK hynix von der Volumenproduktion von 12-layer HBM3E zur Bemusterung von HBM4 zeigt, wie jede neue Speichergeneration höhere Anforderungen an die Ausdünnung der Dies, das Bonden, die Wärmekontrolle und das Testen stellt. Für Logik/Prozessor wird das schnellste Wachstum prognostiziert, da GPUs, CPUs, kundenspezifische ASICs und Beschleuniger zunehmend mehrere Compute-Dies mit Speicher- und I/O-Ressourcen kombinieren. Thermische Schnittstellenmaterialien und Interconnects sind strategisch wichtig, da der thermische Widerstand des Packages und die Verbindung zwischen den Dies darüber entscheiden können, ob eine Hochleistungsarchitektur in großen Stückzahlen kommerzialisiert werden kann.

Nach Formfaktor

SiP ist der größte Formfaktor, da es die Integration von Prozessoren, Speicher, HF-Komponenten und Energiemanagement in einem einzigen Subsystem ermöglicht. Für die Kategorie 3D-Die-Stack wird das schnellste Wachstum prognostiziert, da HBM und direktes Logik-Stacking in KI- und Computing-Plattformen an Bedeutung gewinnen. PoP bleibt bei mobilen Anwendungsprozessoren wichtig, während FOWLP flache Designs unterstützt, die eine Redistribution mit feiner Anschlussrasterung ohne herkömmliches Substrat benötigen.

Nach Anwendung

HPC ist das größte Anwendungssegment und spiegelt den unmittelbaren Bedarf an Speicherbandbreite in groß angelegten Rechensystemen wider.Für KI-/ML-Beschleuniger wird das höchste Wachstum prognostiziert, da Trainings- und Inferenzhardware mehr HBM-Kapazität und spezialisiertere Rechenfunktionen integriert. Mobile und tragbare Geräte stützen die Nachfrage nach PoP und SiP, während Sensoren und MEMS TSV- und Wafer-Level-Prozesse nutzen, um die Gehäusegröße und parasitäre Verluste zu reduzieren. Speichersysteme greifen auf 3D-NAND und verwandte hochdichte Speicherarchitekturen zurück.

Nach Endverbrauchsbranche

Die Unterhaltungselektronik ist 2025 das größte Endverbrauchssegment, unterstützt durch den umfangreichen Einsatz kompakter mobiler Elektronik, Kameras und tragbarer Elektronik. Für Rechenzentren und Enterprise Computing wird das schnellste Wachstum prognostiziert; bis 2035 soll der Wert 1.416,87 Millionen USD erreichen. Dieser Unterschied spiegelt den wirtschaftlichen Nutzen der Reduzierung von Speicherengpässen in KI-Infrastrukturen wider, bei denen die Bandbreite auf Gehäuseebene die Systemauslastung beeinflussen kann. Anwendungen in der Automobilindustrie, im Gesundheitswesen und in der Luft- und Raumfahrt bieten kleinere, jedoch technisch anspruchsvolle Chancen, da sie eine hohe Zuverlässigkeit, lange Qualifizierungszyklen und in einigen Fällen spezielle thermische oder strahlungsbezogene Leistungsmerkmale erfordern.

Das Segmentmuster deutet zudem auf eine längerfristige Verschiebung hin. Für monolithisches 3D wird ein Wachstum von 22,37 % prognostiziert, für heterogene Integration von 22,09 % – beide Werte liegen über dem Gesamtmarkt. Diese Kategorien erfordern mehr als eine schrittweise Weiterentwicklung der Gehäusetechnik; notwendig sind koordinierte Entscheidungen zur Aufteilung der Dies, zur Auswahl des Prozessknotens, zu Verbindungsstandards, zum Wärmemanagement und zu Tests. Anbieter, die diese Schnittstellen über verschiedene Materialien und Fertigungspartner hinweg qualifizieren können, werden besser positioniert sein als Unternehmen, die lediglich einen isolierten Verpackungsschritt anbieten.

Regionale Analyse des 3D-Chip-Stacking-Marktes

Nordamerika

Für Nordamerika wird ein Anstieg von 220,99 Millionen USD im Jahr 2025 auf 1.469,35 Millionen USD im Jahr 2035 bei einer CAGR von 20,96 % prognostiziert. Die USA machen den Großteil der regionalen Nachfrage aus, die von 173,73 Millionen USD auf 1.177,83 Millionen USD bei einer CAGR von 21,20 % steigt, während Kanada von 47,26 Millionen USD auf 291,52 Millionen USD wächst. Die US-Halbleiterpolitik stärkt die inländischen Verpackungskapazitäten durch Förderungen im Rahmen des National Advanced Packaging Manufacturing Program und die geplante Anlage von Amkor in Arizona.^{[7]U.S. National Institute of Standards and Technology, U.S. Department of Commerce Announces $1.4 Billion in Final Awards to Support the Next Generation of U.S. Semiconductor Advanced Packaging, January 16, 2025, nist.gov[8]U.S. Department of Commerce, Biden-Harris Administration Announces CHIPS Incentives Award for Amkor Technology Arizona, December 20, 2024, commerce.gov} TSMC hat zudem Pläne für CoWoS- und 3D-IC-Kapazitäten an seinem Standort in Arizona vor 2029 angekündigt.

Europa

Für Europa wird ein Wachstum von 167,33 Millionen USD im Jahr 2025 auf 1.045,80 Millionen USD im Jahr 2035 bei einer CAGR von 20,21 % prognostiziert. Deutschland führt die Region mit einer CAGR von 21,19 % an, gefolgt vom Vereinigten Königreich mit 20,60 %. Die regionalen Chancen werden durch die Nachfrage aus der Automobilindustrie, der Industrie und dem Kommunikationssektor geprägt, in denen Qualifizierungsanforderungen die Zuverlässigkeit der Verpackung und die Versorgungskontinuität zu wichtigen Faktoren machen. Frankreich, Italien, Spanien, die Niederlande und das übrige Europa leisten durch Halbleiterdesign, Ausrüstung, Materialien und Automobil-Liefernetzwerke einen Beitrag.

Asien-Pazifik

Der Asien-Pazifik-Raum ist der größte und am schnellsten wachsende regionale Markt und steigt von 288,07 Millionen USD im Jahr 2025 auf 2.099,07 Millionen USD im Jahr 2035 bei einer CAGR von 22,07 %. Für China wird ein Wachstum von 23,32 % prognostiziert, von 126,39 Millionen USD auf 1.019,14 Millionen USD, während für Japan und Südkorea Wachstumsraten von 23,11 % bzw. 22,68 % erwartet werden. Südkoreas Position im HBM-Bereich wird durch die Produktmeilensteine HBM3E und HBM4 von SK hynix gestärkt. JCET erweitert seine Präsenz im 2,5D/3D-Wafer-Level-Packaging mit hoher Dichte durch eine neue Anlage in Lin-gang, Shanghai, unterstützt durch einen gemeldeten Umsatz im Bereich Advanced Packaging von 27 Milliarden RMB im Jahr 2025. Indien und Australien sind im übrigen Asien-Pazifik-Raum enthalten, der voraussichtlich von 93,97 Millionen USD im Jahr 2025 auf 551,16 Millionen USD im Jahr 2035 wachsen wird.

Lateinamerika

Für Lateinamerika wird ein Anstieg von 70,46 Millionen USD im Jahr 2025 auf 309,45 Millionen USD im Jahr 2035 bei einer CAGR von 16,05 % prognostiziert. Mexiko führt die Region mit einer CAGR von 16,52 % an, gefolgt von Brasilien mit 16,22 %. Die regionale Nachfrage steht im Zusammenhang mit der Elektronikfertigung, dem Ausbau der Telekommunikation und der Nähe zu nordamerikanischen Lieferketten. Die Produktion von Advanced Packaging bleibt im Vergleich zum Asien-Pazifik-Raum und zu Nordamerika begrenzt, wodurch die Importverfügbarkeit und die Integration in die Lieferkette für die Marktentwicklung an Bedeutung gewinnen.

Naher Osten und Afrika

Der Markt im Nahen Osten und in Afrika dürfte von 61,86 Millionen USD im Jahr 2025 auf 324,01 Millionen USD im Jahr 2035 bei einer CAGR von 17,95 % wachsen. Für die VAE wird ein Wachstum von 19,02 % prognostiziert, für Saudi-Arabien von 18,53 % und für Südafrika von 17,07 %. Die regionale Nachfrage steht hauptsächlich mit Rechenzentrumsinfrastrukturen, der Telekommunikation, der industriellen Automatisierung und importierter Hochleistungselektronik in Verbindung. Es wird erwartet, dass der Markt im Prognosezeitraum stärker nachfrage- als produktionsgetrieben bleibt.

Unserer Ansicht nach beruht die CAGR von 20,96 % in Nordamerika auf einer anderen Grundlage. Für die USA wird ein Wachstum von 21,20 % prognostiziert, das leicht über der globalen Rate liegt, da öffentliche Programme und private Investitionen darauf abzielen, strategisch wichtige Packaging-Kapazitäten im Inland aufzubauen. Dadurch wird der Produktionsvorteil des Asien-Pazifik-Raums kurzfristig nicht beseitigt. Vielmehr entsteht ein zweiter Qualifizierungspfad für Kunden, die der inländischen Versorgung Priorität einräumen, insbesondere wenn KI-, Verteidigungs- und Programme für kritische Infrastrukturen eine stärkere Kontrolle über den Produktionsstandort erfordern.

Marktanteil und Wettbewerbslandschaft beim 3D-Chip-Stacking

Der Markt konzentriert sich auf die Stufe des Advanced Packaging. TSMC, Samsung Electronics, SK hynix, Intel Corporation und ASE Technology Holding vereinen 2025 zusammen rund 76 % des Marktes auf sich. Der Wettbewerb wird durch die Reife der Plattform, die Ausbeute bei feinen Strukturgrößen, den Zugang zu Speicher- und Frontend-Fertigung, die Einbindung in Kundendesigns und die geografische Reichweite der Produktion bestimmt. Foundry-gebundene Anbieter integrieren die Paketentwicklung in die Waferfertigung, während OSAT-Anbieter durch eine breite Kundenbasis, Spezialisierung auf Montage und Tests sowie flexible Kapazitäten konkurrieren.

TSMC hatte 2025 einen Marktanteil von 22,0 %. Die CoWoS-Familie unterstützt große KI- und HPC-Packages, während SoIC die 3D-Integration ermöglicht. Die gemeldete CoWoS-Nachfrage hat den Kapazitätsausbau vorangetrieben, und TSMC hat Pläne für CoWoS- und 3D-IC-Kapazitäten in Arizona vor 2029 angekündigt.

Samsung Electronics hatte 2025 einen Marktanteil von 18,3 %. Das Unternehmen vereint DRAM-, HBM-, Foundry- und Advanced-Packaging-Kompetenzen innerhalb einer Organisation. Sein SAINT-Portfolio umfasst SRAM-auf-Logic-, Logic-auf-Logic- und DRAM-auf-Logic-Konfigurationen. Samsung hat eine 2-nm-GAA- und I-Cube-S-Verpackungslösung für die KI-Anwendung von Preferred Networks angekündigt.

SK hynix hatte 2025 einen Marktanteil von 15,4 % und konzentriert sich auf HBM. Die 12-layer HBM3E-Serienproduktion des Unternehmens und die anschließende Bemusterung von HBM4 stärken seine Rolle im Speicherkomponentenbereich der Verpackung von KI-Beschleunigern.

Intel Corporation hatte 2025 einen Marktanteil von 11,0 %. Das Verpackungsportfolio umfasst EMIB, Foveros und Foveros Direct. Foveros Direct nutzt Kupfer-zu-Kupfer-Bonding mit einer Strukturbreite von unter 10 µm und ermöglicht dadurch dichtere Die-Verbindungen sowie durchgängige Wärmepfade zwischen den Schichten.

Amkor Technology baut seine Position im Bereich Advanced Packaging in den USA durch die geplante Anlage in Peoria, Arizona, aus. Das 2-Milliarden-USD-Projekt erhielt im Rahmen des CHIPS Incentives Program eine Förderung von bis zu 407 Millionen USD und soll die Verpackung modernster Chips sowie von KI-Chips unterstützen.

JCET Group ist ein bedeutender chinesischer OSAT-Anbieter mit einem gemeldeten Umsatz im Bereich Advanced Packaging von 27 Milliarden RMB im Jahr 2025. Die Investition in Lin-gang zielt auf hochdichte 2,5D/3D-Wafer-Level-Packaging-Lösungen ab und spiegelt Chinas Bestrebungen wider, inländische Kapazitäten für Advanced Packaging aufzubauen.^{[9]South China Morning Post, China's JCET to Build New Plant in Shanghai to Expand Advanced Chip Packaging, 2025, scmp.com}

Micron Technology konkurriert im HBM-Markt mit einer auf HBM4 ausgerichteten Produkt-Roadmap. Die HBM4-Spezifikation umfasst eine 2.048-Bit-Schnittstelle und eine Bandbreite von über 2,8 TB/s pro Stack, wodurch sich das Unternehmen für KI- und HPC-Systeme der nächsten Generation positioniert.

Broadcom hat seine 3.5D-XDSiP-Plattform eingeführt, die 3D-Stacking und 2,5D-Platzierung kombiniert. Die Plattform ist darauf ausgelegt, mehr als 6.000 mm² Silizium und bis zu 12 HBM-Stacks für große KI- und kundenspezifische Hyperscale-Prozessoren zu integrieren.

Qualcomm fördert die Einführung von Advanced PoP und verwandten Verpackungslösungen in mobilen, drahtlosen, Edge-KI- und Automobilprodukten. Die Beteiligung an der UCIe-Standardisierung unterstützt ein interoperables Chiplet-Ökosystem.

Aktuelle Branchenentwicklungen

• September 2024 – SK hynix: SK hynix begann mit der Serienproduktion eines 36-GB-12-layer-HBM3E-Produkts. Das Unternehmen setzte TSV-Technologie und Advanced MR-MUF ein und meldete eine um 10 % bessere Wärmeableitung als bei seinem vorherigen Formgebungsverfahren. Die DRAM-Dies waren 40 % dünner als bei seinem vorherigen Produkt mit acht Schichten.
• Dezember 2024 – Broadcom: Broadcom führte seine 3.5D-XDSiP-Plattform für KI-orientierte Systeme ein. Die Plattform kombiniert 3D-Silizium-Stacking mit 2,5D-Platzierung, unterstützt mehr als 6.000 mm² Silizium und bis zu 12 HBM-Module und wurde als Lösung beschrieben, die eine siebenmal höhere Die-zu-Die-Signaldichte als Face-to-Back-Stacking-Ansätze bietet.
• Dezember 2024 – Amkor Technology: Das US-Handelsministerium kündigte eine Förderung von bis zu 407 Millionen USD für Amkor Technology Arizona an, die für eine 2-Milliarden-USD-Neubauanlage für Packaging und Tests in Peoria, Arizona, bestimmt ist. Das Projekt soll Advanced Packaging im Inland unterstützen und voraussichtlich 2.000 Arbeitsplätze in der Fertigung schaffen.
• Januar 2025 – U.S. National Advanced Packaging Manufacturing Program: Das US-Handelsministerium schloss die Vergabe von Fördermitteln in Höhe von 1,4 Milliarden USD ab, darunter 300 Millionen USD für die Forschung zu Substraten und Materialien sowie 1,1 Milliarden USD für die Advanced-Packaging-Pilotanlage von Natcast in Tempe, Arizona.
• März 2025 – SK hynix: SK hynix lieferte 12-layer HBM4-Muster an wichtige Kunden. Das Unternehmen meldete eine Bandbreite von über 2 TB/s pro Stack und setzte sich die Massenproduktion für die zweite Jahreshälfte 2025 zum Ziel.
• 2025 – JCET Group: JCET meldete einen Umsatz im Bereich Advanced Packaging von 27 Milliarden RMB und kündigte Investitionen in eine neue Anlage in Lin-gang, Shanghai, für hochdichte 2,5D/3D-Wafer-Level-Packaging-Lösungen an. Das Unternehmen gründete außerdem eine hundertprozentige SiP-Tochtergesellschaft mit Fokus auf intelligente Fertigung.
• April 2026 – TSMC: TSMC bestätigte Pläne zur Einrichtung von CoWoS- und 3D-IC-Packaging-Kapazitäten an seinem Standort in Arizona, wobei die Inbetriebnahme der Kapazitäten vor 2029 angestrebt wird. Das Unternehmen verwies auf CoWoS-Vorlaufzeiten von 52 bis 78 Wochen und gab an, dass Advanced Packaging mehr als 10 % seines Umsatzes ausmachte.