チップレット相互接続市場 サイズとシェア 2026-2035

チップレット相互接続市場の規模

世界のチップレット相互接続市場は、2025年に 21.7億米ドルと評価され、2026年には 28.9億米ドル、2035年までには 412億米ドルに達すると予測されており、2026〜2035年にかけて約 34.36%の年平均成長率（CAGR）で拡大すると見込まれています。対象市場には、電気および光によるダイ間リンク、SerDesおよび並列信号伝送、オープンおよび独自プロトコルモデル、PHYならびにコントローラー／プロトコルIP、さらにシリコンインターポーザー、埋め込みブリッジ、有機基板またはファンアウト再配線層プラットフォームなどの実装を支えるパッケージ・ハードウェアが含まれます。

チップレットの採用により、プロセッサ設計の経済性は変化します。これは、演算、I/O、メモリー、アナログ、アクセラレーターの各機能を、単一のプロセスノードや1つの大型ダイに集約する必要がなくなるためです。AMDの第4世代EPYCアーキテクチャは、そのモデルを示しています。最大12個の5nm Zen 4演算ダイが、32 Gbpsで動作するGMI3リンクを介してI/Oダイに接続されることで、I/O機能をより経済的な製造ノードに配置できます ^{[2]Advanced Micro Devices, amd.com}。この分離設計がもたらす商業的な意味は、個々の設計において、物理信号伝送、プロトコル制御、パッケージ配線、検証、熱設計の協調にまたがる一連のダイ間インターフェース要件が生じることです。

UCIeは、社内開発インターフェースを超えて対象市場を拡大するための中心的な仕組みとなっています。このコンソーシアムは2022年に、AMD、Intel、NVIDIA、Qualcomm、Samsung、TSMC、Arm、Google Cloud、Meta、Microsoft、Alibaba、ASEを含む12社の創設理事メンバーによって設立されました ^{[1]UCIe Consortium, uciexpress.org}。仕様は、UCIe 1.xにおける2Dおよび2.5Dのダイ間I/Oから、UCIe 2.0における3Dパッケージング対応、さらに2025年8月にリリースされたUCIe 3.0における64 GT/s対応へと拡張されています。

AIアクセラレーターとHPCシステムは、短期的な主要需要先です。これらの性能は、緊密に統合されたパッケージ内で、演算タイルと広帯域メモリー間のデータ移動に左右されるためです。米国の政策は、このパッケージング層の戦略的重要性を反映しています。National Advanced Packaging Manufacturing Programは、高度な基板、フォトニクス、熱管理、チップレット、協調設計に関する取り組みを支援しています。また、米国商務省は、5つの先端パッケージング技術分野を対象に、最大 16億米ドルのNAPMP研究開発資金を拠出すると発表しました。DARPAのNGMMプログラムも同様に、3D異種集積を防衛および商用マイクロエレクトロニクス製造の基盤と位置付けています。

供給制約は、ロジック設計単独ではなく、パッケージにますます集中している。NAPMPは、近年のAIの進歩を実現する不可欠な要素として先進パッケージングを位置付けており、Intelのロードマップは、45 µmのEMIBバンプピッチと9 µmのFoveros Direct銅接合を通じて、微細化の進展を示している。これにより、チップレット・インターコネクトのスタックは、それ自体が投資対象となる層となる。プロセッサがモノリシックなレイアウトからマルチダイ構成へ移行するにつれて、PHY IP、プロトコルIP、ブリッジダイ、インターポーザー、パッケージ検証ツールのそれぞれの付加価値が高まる。標準化は、サードパーティーのIPサプライヤーが特定顧客の独自ファブリックではなく、再利用可能なインターフェースソケットを対象にできるようにすることで、この機会をさらに拡大する。主なリスクは、パッケージの生産能力、熱性能、相互運用性を計算需要と同じペースで拡大する必要がある点にある。そうでなければ、先進パッケージングがAIハードウェアのスループットにおけるボトルネックとなる。

主な成長要因

異種集積の需要 マルチダイ・パッケージングにより、半導体設計者は、ノード、性能、信頼性に関する要件が異なる機能を組み合わせる実用的な手段を得られる。IntelのEMIBは、45 µmのバンプピッチで局所的に埋め込まれたシリコンブリッジを介して隣接するチップレットを接続する一方、Foveros Directは9 µmピッチでのフェース・ツー・フェース銅接合に対応する^{[3]Intel Corporation, intel.com}。これらのプラットフォームは、インターコネクト密度が現在では設計変数となっており、従来モノリシックダイに結び付けられていたレイテンシーと帯域幅の優位性を失うことなく、どの機能を分離できるかを決定していることを示している。

政府プログラムも同じ技術の方向性を後押ししている。NAPMPは、先進基板、フォトニクス、熱管理、チップレット・エコシステム、協調設計を優先している。これは、最先端ダイの性能を実用化可能なシステムへ転換するうえで、先進パッケージングの必要性が高まっているためである。DARPAのNGMMイニシアチブは、この考え方を国内における3D異種集積の研究開発およびパイロット生産にまで拡張している。このような支援は、パッケージング能力がインターフェース検証、材料開発、設計自動化と切り離せないため、インターコネクト市場にとって重要である。

先端ノードのコスト最適化 チップレットにより、高価値のコンピューティング機能には先端ノードを使用しながら、I/Oやその他の機能はより低コストのノードに残すことが可能になる。

AMDのEPYC Genoaアーキテクチャでは、5nmの演算ダイがGMI3リンクを介して中央I/Oダイと通信しており、1つのプロセッサ内で異なるプロセス技術を採用できるインターフェースファブリックの仕組みを示している。価値提案が最も大きくなるのは大型プロセッサである。モノリシックダイ上の欠陥は、より小型で個別にテスト可能なチップレット上の欠陥に比べて、先端ノードのウェハー価値をより大きく損なう可能性がある。

このモデルでは、支出の重点がダイ間PHY、プロトコル、パッケージ配線、協調設計ツールへと移る。チップレットアーキテクチャは、周辺機能に必要な先端シリコンの量を削減できる一方、電力、レイテンシ、信頼性、製造可能性の要件を同時に満たす必要があるインターフェースの数を増加させる。そのため、シリコン総面積が増加しない場合でも、機能の分離が進むにつれてインターコネクトの構成比は高まる。

AIおよびHPCワークロードのスケーリング AIアクセラレーターでは、演算タイルと高帯域幅メモリ間に高密度の接続が必要となるため、パッケージレベルの帯域幅がシステム性能を実際に引き出すうえでの決定要因となる。NISTは、先端パッケージングなしには近年のAIの進歩は実現できなかったとしている。また、米国商務省は、NAPMPの5つの研究開発分野の1つとしてフォトニクスおよびRFコネクター技術を挙げている。市場の需要が最も強いのは、パッケージ内外のデータ移動を相応に増加させなければ、演算能力の拡大を効果的に実現できない領域である。

Intelが2030年までに1パッケージ当たり1兆個のトランジスタを実現する目標を掲げていることは、より高密度なパッケージングがインターコネクト市場にとって重要である理由を示している ^{[3]Intel Corporation, intel.com}。パッケージに搭載されるダイが増えるにつれて、より大規模なシステム・イン・パッケージ全体で、電力供給、熱経路、物理配線、プロトコル動作を協調させることが課題となる。このため、単独のインターフェースブロックではなく、検証済みのソリューションを提供できるサプライヤーが有利になる。

歩留まり向上と設計柔軟性 機能をチップレットに分離すると、最終組立て前に演算、キャッシュ、I/O、専用アクセラレーターをそれぞれ独立して最適化できるため、設計の柔軟性を高められる。IntelのFoveros 2.5Dアプローチでは、パッシブなベースダイとフェース・ツー・フェースで接合するアクティブダイを採用し、1つのパッケージ内で異なるノードの機能を組み合わせる経路を構築している ^{[3]Intel Corporation, intel.com}。このアーキテクチャは、先端演算の密度と、コスト重視またはアナログ処理の比重が高い周辺機能とのバランスを統合設計で取る必要がある場合に有効である。

ただし、そのメリットは自動的に得られるものではなく、条件付きである。小型ダイによる歩留まり向上の効果は、パッケージ組立て、マイクロバンプの信頼性、熱管理によって製造工程の後半に不良が発生すれば、相殺される可能性がある。そのため、ウェハーレベルの歩留まりと並んで、インターフェースおよびパッケージの認定能力が商業上重要となる。

エコシステムの標準化とオープンインターコネクト UCIeは、ダイ間接続に共通の物理層、プロトコル、ソフトウェアスタック要素を定義することで、複数ベンダーによるチップレットエコシステムの統合コストを削減する ^{[1]UCIe Consortium, uciexpress.org}。UCIe 2.0では、UCIe-3D対応、DFx管理性アーキテクチャ、相互運用性の検証を向上させることを目的としたコンプライアンステストのフレームワークが追加された。その後、UCIe 3.0では、2025年8月に性能が64 GT/sへと引き上げられた。

この標準規格が商業面で及ぼす影響は、IPおよびEDAプロバイダーにとって最も大きい。再利用可能なUCIe準拠インターフェースは複数の顧客やファウンドリプログラムに対応できるのに対し、独自インターフェースは一般に1つのプロセッサロードマップに結び付いている。Ayar Labsが2025年3月に発表した、8 TbpsのUCIe準拠光I/Oチップレットは、オープンな電気インターフェースがAIスケールアップアーキテクチャにおける新たな光技術の参入点となり得ることを示している。

主な抑制要因

相互運用性の未整備 UCIeはダイ間統合に向けた共通の方向性を確立しているが、オープン仕様だけでチップレットが相互交換可能になるわけではない。UCIe 2.0ではコンプライアンスの枠組みが導入された一方、異なるPHYベンダー間の相互運用性は大規模環境ではまだ検証されていないとされた。設計者は、PHY実装、プロトコルコントローラー、パッケージ基板、電力供給ネットワーク、システム管理機能を組み合わせた際の動作について、依然として認定を行う必要がある。

この制約は、組織やファウンドリーの境界を越えてチップレットを調達しようとする顧客にとって、特に重要である。大手の垂直統合企業は自社製品を中心に独自ファブリックの最適化を続けられる一方、小規模な設計企業は異種コンポーネントを組み合わせる際に、より大きな検証負担に直面する。標準仕様から、広く実証された相互運用性への移行が、オープンインターフェースが初期採用企業を超えてどれだけ速く普及するかを左右する。

熱および電力管理の制約 より微細なピッチの相互接続と高密度な積層により、パッケージ内部の熱管理負担は増大する。Intelは、EMIBおよびFoverosのハイブリッドパッケージング方式において、構造エンジニアリングを通じて対処すべき課題として熱による反りを挙げている ^{[3]Intel Corporation, intel.com}。NAPMPも電力供給と熱管理を研究開発の重点分野として別途挙げており、これらの制約が業界全体で依然として重要であることを示している。

パッケージが水平型の2.5D統合から、より高密度な3D構造へ移行するにつれて、この制約はさらに複合化する。単位面積当たりの帯域幅の拡大、アクティブダイの増加、接合ピッチの微細化はシステム性能を向上させる可能性があるが、同時に、熱の排出、機械的安定性、長期信頼性に関する要求も高める。そのため、熱管理能力は単にパッケージコストに影響するだけでなく、どのアーキテクチャを大規模に製造できるかを左右する可能性が高い。

熱管理はこれとは異なる曲線をたどる。

規格が増え続けても、受動的に改善するわけではない。市場成長の要因である、1パッケージ当たりのダイ数の増加、ピッチの微細化、帯域密度の向上は、同時に熱勾配と機械的応力を増大させるためである。NAPMPが電力供給と熱管理に注力していることに加え、Intelが熱反りに対応するエンジニアリングを進めていることは、ダイ、パッケージ、材料、冷却を横断した協調設計が、今後も希少な能力であり続けることを示している ^{[3]Intel Corporation, intel.com}。この非対称性は、Intel Foundry、TSMC、Amkorなどの統合型パッケージングプロバイダーに有利に働く。これらの企業は、パッケージアーキテクチャと熱適格性評価を切り離せない領域で、より高付加価値の業務を取り込むことができるためである。IPのみを提供するサプライヤーは、より拡張性の高いライセンスモデルを維持しているものの、今後その商業的成功は、パッケージ統合企業が定める熱および電力の許容範囲内で自社のインターフェースが動作できることを実証できるかどうかに、ますます左右されることになる。

チップレットインターコネクト市場のセグメント分析

インターコネクトタイプ別

電気インターコネクト 電気インターコネクトの市場規模は、2025年に13億4,481万米ドルに達し、2026年には17億7,752万米ドル、2035年には2,364億8,893万米ドルに達すると予測され、年平均成長率（CAGR）は33.32%となる見込みである。その規模は、現在のプロセッサー、アクセラレーター、HBM統合パッケージで使用されている銅製マイクロバンプ、再配線層、シリコン貫通ビア、短距離電気リンクの既存導入基盤を反映している。Intelの第2世代EMIBは、バンプピッチを55 µmから45 µmに縮小し、水平方向に隣接するチップレットの密度を高めている ^{[3]Intel Corporation, intel.com}。

電気リンクは、確立されたパッケージプロセスによって、低遅延で多数の並列導体アレイを実現できるため、短距離かつ高密度の接続では引き続き選好されている。光インターコネクトと比べて成長が緩やかであることは、パッケージ内部の主要な配線経路で電気リンクが置き換えられていることを意味しない。むしろ、到達距離、総帯域幅、エネルギー制約が銅配線の実用上の限界を超える領域で、光アーキテクチャの必要性が高まっていることを反映している。

光インターコネクト 光インターコネクトの市場規模は、2025年の8億2,282万米ドルから、2026年には11億994万米ドル、2035年には1,755億1,290万米ドルへ拡大すると予測され、CAGRは35.90%となる見込みである。Ayar Labsは2025年3月、8 TbpsのUCIe準拠光I/OチップレットとしてTeraPHYを発表した。その電気UCIeインターフェースは、チップレット規模の電気接続と、AIスケールアップシステム向けのフォトニック伝送を橋渡しする ^{[4]Ayar Labs, ayarlabs.com}。

光セグメントの成長は、パッケージ内部の電気配線を全面的に置き換えることではなく、システムレベルのスケーリングと結び付いている。最大1ペタビット/秒の双方向帯域幅をサポートする構成で実証された、TeraPHYとSuperNova遠隔光源の統合は、アクセラレータファブリックを単一パッケージの外部まで拡張する必要がある領域で、光チップレットが重要であることを示している ^{[4]Ayar Labs, ayarlabs.com}。フォトニクスを含むNAPMPのコネクター技術への注力も、この方向性をさらに裏付けている。

シグナリングアーキテクチャ別

SerDesベースのインターコネクトSerDesベースのインターコネクトは、2025年に 11億8,235万米ドルの市場規模となり、年平均成長率（CAGR）32.54%で拡大し、2035年には 1,961億1,130万米ドルに達すると予測されている。高速シリアルリンク、ソケットレベル通信、長距離I/O機能において、引き続き重要な役割を果たしている。AMDのEPYCアーキテクチャは、外部接続およびソケット間接続にPCIe Gen 5 SerDes機能を採用しており、チップレットプロセッサ周辺におけるシリアル信号伝送の役割が今後も続くことを示している。

これらの成長率が並列アーキテクチャを下回るのは、高密度のダイ間接続の多くが、インターポーザーやブリッジ上の極めて短い距離で実現されるためである。このような環境では、広幅の並列インターフェースにより、各データストリームのシリアル化および復元に伴う電力消費と複雑性のトレードオフを避けながら、総合帯域幅を確保できる。

並列ベースのインターコネクト 並列ベースのアーキテクチャは、2025年の 9億8,528万米ドルから2035年には 2,158億8,892万米ドルへ拡大し、セグメント内で最も高い36.25%のCAGRを記録すると予測されている。UCIeは、標準パッケージおよび先進パッケージ向けの短距離ダイ間I/O要件を中心に設計されている。このアーキテクチャは、短い配線経路と微細ピッチによって多数の電気レーンを同時に利用できるシリコンインターポーザーおよび組み込みブリッジのレイアウトに適合する。

並列信号伝送は、AIアクセラレーターの成長を促すパッケージ密度の向上という同じ動向から直接的な恩恵を受ける。パッケージにより多くのコンピュートタイルやHBMスタックが組み込まれるにつれ、広幅の短距離インターフェースは、シリアル化を繰り返すことによるエネルギーコストを回避しながら、高い総合スループットを実現できる。商業面で求められているのは、汎用的な高速リンクではなく、特定のパッケージ技術およびファウンドリーの設計環境で機能する、認証済みの並列インターフェースへと移行している。

プロトコルモデル別

オープン標準プロトコル オープン標準プロトコルは、2025年の 8億4,734万米ドルから2035年には 1,911億6,900万米ドルへ拡大し、すべてのセグメント分類軸のなかで最も高い36.68%のCAGRを記録すると予測されている。UCIeは現在最も有力なエコシステムの基準点となっており、130社を超える加盟企業を擁するほか、3Dパッケージング対応、管理容易性アーキテクチャ、コンプライアンステスト、64 GT/sの性能を含む標準化の方向性が示されている。

成長率の上乗せは、統合および検証のリスク低減が経済的に重要であることを反映している。オープンプロトコルは、顧客が再利用可能なIP、複数ベンダーからの調達、またはファウンドリー間で移植可能な設計フローを求める場合に、特に重要となる。課題は、相互運用性を標準レベルで規定するだけでなく、実際のシリコンおよびパッケージ環境で実証しなければならない点にある。

独自ダイ間プロトコル 独自インターフェースの市場規模は2025年に 13億2,029万米ドルとなり、年平均成長率（CAGR）32.63%で拡大し、2035年には 2,208億3,332万米ドルに達すると予測されている。2025年の基盤がより大きいのは、主要なプロセッサおよびアクセラレーターのサプライヤーが、自社固有の性能要件やコヒーレンシ要件を満たすため、内部で最適化したインターフェースを採用しているためである。AMDのEPYCにおけるGMI3リンクは、より広範な製品アーキテクチャのなかで最適化された独自インターコネクトの例である。

独自プロトコルは、最先端の統合システムにおいて、特に高密度に結合されたハードウェアとソフトウェアによって性能差別化を実現する場合、今後も重要な役割を果たすとみられる。ただし、認証済みの標準インターフェースがより幅広いチップレットの組み合わせに対応できるようになると、独自開発コストやエコシステムの囲い込みの魅力が低下するため、その成長率はオープン標準を下回る。

インターコネクトIP層別

PHY IPPHY IPの市場規模は、2025年の13億1,364万米ドルから2035年には226億6,012万米ドルへ拡大し、年平均成長率（CAGR）は33.06%になると予測される。この層には、電気信号のコンディショニング、キャリブレーション、クロッキング、データリカバリ、光電変換機能が含まれる。すべてのチップレット接続でPHY機能が必須となるため、売上高基盤も大きい。

技術的な課題は、パッケージのコンテキストとの結び付きがますます強くなっている。あるバンプピッチ、基板、チャネル損失プロファイル、または熱設計範囲向けに設計されたPHYを別の条件に適用するには、大幅な適応が必要となる場合がある。そのため、サプライヤーは信号性能だけでなく、プロセス移植性、パッケージを考慮したモデリング、検証サポートでも競争している。

コントローラーおよびプロトコルIP コントローラーおよびプロトコルIPの市場規模は、2025年の8億5,399万米ドルから2035年には185億4,010万米ドルへ拡大し、年平均成長率（CAGR）は36.13%になると予測される。複数のダイを統合システムとして機能させるために必要なリンク制御、プロトコル適応、管理性、コヒーレンシ、フロー制御の機能が含まれる。UCIe 2.0のDFxアーキテクチャは、マルチチップレットシステムにおける管理性とライフサイクルの可視性の重要性が高まっていることを示している。

PHY IPを上回る成長率は、システムの複雑性が上位レイヤーへ移行していることを示している。パッケージに組み込まれるダイの数が増え、機能の異種性が高まるにつれて、差別化された価値は、アセンブリ全体にわたるコヒーレンシ、プロトコル変換、エラー処理、可観測性の管理へと移行している。これにより、検証済みPHYとコントローラーIPおよび統合用設計資産を組み合わせて提供できるベンダーに、商業上の優位性が生まれる。

相互接続実現ハードウェア別

シリコンインターポーザー シリコンインターポーザーの市場規模は、2025年の10億2,493万米ドルから2035年には197億7,611万米ドルへ拡大し、年平均成長率（CAGR）は34.56%になると予測される。コンピュートダイ、メモリ、I/Oタイル間の緊密な結合が必要な高性能パッケージに、高密度配線を提供する。Intelは、全面的なシリコンインターポーザーを使用せずに大型チップレット間の広帯域接続を実現する手段としてEMIBを位置付けており、高密度集積のベンチマークアーキテクチャとしてインターポーザーが重要であることを裏付けている ^{[3]Intel Corporation, intel.com}。

このセグメントは、配線密度と電気的特性が要求の厳しいダイ間接続を支えるため、AIおよびHPC向けパッケージの中核であり続けている。一方、主なトレードオフはコストとパッケージの複雑性であり、高密度配線が局所的にのみ必要な場合には、代替ハードウェア方式の採用を促している。

埋め込みシリコンブリッジ 埋め込みシリコンブリッジの市場規模は、2025年の7億8,828万米ドルから2035年には174億6,889万米ドルへ拡大し、年平均成長率（CAGR）は36.44%になると予測される。EMIBは、パッケージの下に全面的なシリコンインターポーザーを配置せず、局所的なブリッジによって隣接するチップレットを接続できることを示している ^{[3]Intel Corporation, intel.com}。このアーキテクチャは、最も高密度な接続が必要な領域で高密度接続を維持しながら、シリコン使用量を削減できる。

市場全体を上回る成長率は、パッケージ密度と材料コスト、熱設計のバランスを取る必要性が広がっていることを反映している。ブリッジベースのアーキテクチャは、全面的なインターポーザーの採用によって不要な面積が生じたり、大型マルチダイパッケージの機械構造や熱構造が複雑化したりする場合に、特に適している。

有機インターポーザーおよびファンアウトRDL 有機インターポーザーおよびファンアウトRDLの市場規模は、2025年の3億5,442万米ドルから2035年には39億5,522万米ドルへ拡大し、年平均成長率（CAGR）は27.20%になると予測される。シリコンインターポーザーで最高水準の配線密度を必要としない用途では、低コスト特性が有効である。NISTは、NAPMPプログラムの下で、300 mmウェーハレベルおよび600 mmパネルレベルのファンアウトパッケージ開発に向け、アリゾナ州立大学への資金提供を決定した。

このセグメントの成長が緩やかなのは、コスト効率に優れたパッケージプラットフォームと、主要なAIアクセラレーターが求める極めて高い帯域密度との間に乖離があるためである。最小限のインターコネクトピッチよりもパッケージの経済性が重視される自動車、産業機器、民生機器、その他のコスト重視型用途では、依然として重要な役割を担っている。

最終用途別

高性能コンピューティング高性能コンピューティング（HPC）市場は、2025年の3億1,348万米ドルから2035年には54億3,843万米ドルへ拡大し、成長率は約33.14%になると予測される。科学、防衛、大規模モデリングのワークロードでは、演算、メモリ、I/O機能の高密度な統合が求められる。DARPAのNGMMプログラムは、国家安全保障および商用HPC用途に関連する3D異種集積を明確な対象としている。

人工知能および機械学習アクセラレーターAI/MLアクセラレーターは最も急速に成長する最終用途セグメントであり、2025年の4億2,360万米ドルから2035年には98億8,805万米ドルへ拡大し、成長率は約37.15%になると予測される。演算タイルとHBMを高密度で接続しながら、電力効率を維持する必要のあるパッケージが需要を生み出している。NAPMPが先端パッケージング、フォトニクス、チップレットシステムに重点を置いていることは、AI性能がこれらのパッケージレベルの能力に依存していることを反映している。

データセンターおよびクラウドインフラストラクチャデータセンターおよびクラウドインフラストラクチャ市場は、2025年の4億3,961万米ドルから2035年には86億5,205万米ドルへ拡大し、成長率は約34.83%になると予測される。クラウドの導入により、チップレットベースのCPU、AIアクセラレーター、ネットワーク用シリコン、およびこれらの製造に必要な先端パッケージング能力に対する継続的な需要が生じている。

ネットワークおよびスイッチングASICネットワークASIC市場は、2025年の2億8,796万米ドルから2035年には53億5,603万米ドルへ拡大し、成長率は約34.07%になると予測される。これらの設計では、厳しい電力および帯域幅の制約のもとで、高速I/O、パケット処理、メモリ、スイッチング機能を共存させる必要があり、シリアルおよび短距離パラレルのインターコネクトアーキテクチャの双方に対する需要を支えている。

自動車エレクトロニクス自動車分野の需要は、2025年の2億3,002万米ドルから2035年には39億9,642万米ドルへ拡大し、成長率は約33.16%になると予測される。UCIe 1.1では、自動車向けの信頼性およびコスト最適化パッケージングの拡張が追加されており、チップレットの相互運用性に対する要件が、認定サイクルの長期化や信頼性制約を伴う用途へと広がっていることを示している。

民生コンピューティング民生コンピューティング市場は、2025年の1億7,978万米ドルから2035年には32億1,362万米ドルへ拡大し、成長率は約33.54%になると予測される。AMDがEPYCおよびRyzenでZen 4の演算ダイ設計を採用していることは、再利用可能なチップレット設計が製品カテゴリーをまたいで展開できることを示している。最も高コストなインターポーザー型アーキテクチャは、大量生産される民生製品への採用が制限されるため、普及は引き続きパッケージコストの影響を受ける。

産業およびエッジコンピューティング産業およびエッジコンピューティング市場は、2025年の1億5,457万米ドルから2035年には26億7,801万米ドルへ拡大し、成長率は約33.12%になると予測される。これらの導入では、信頼性、統合の柔軟性、ライフサイクル管理が重視されるため、制約のあるシステム設計内で特殊な処理機能やメモリ機能を組み合わせる必要がある場合に、チップレットアーキテクチャへの需要が支えられている。

その他医療用エレクトロニクス、通信インフラストラクチャ、航空宇宙関連システムなどのその他の用途は、2025年の1億3,861万米ドルから2035年には19億7,761万米ドルへ拡大し、成長率は約30.38%になると予測される。

コントローラー／プロトコルIPとPHY IPの相対的な性能は、特に重要な意味を持つ。PHYは依然として不可欠であり、より大きな売上基盤を維持しているものの、信号調整だけではマルチチップレットパッケージのシステムレベルの複雑性を解消できない。UCIe 2.0で3D対応とDFx管理機能が追加されたことは、ライフサイクル管理と相互運用性の動作が重要性を増していることを示している。したがって、最も有利な立場にあるのは、UCIeに準拠した並列PHYおよびコントローラーIPを提供し、複数のファウンドリーのPDKにまたがって検証するとともに、パッケージ実装に必要な検証用成果物を提供できるサプライヤーである。光インターフェースは、システムの到達距離またはエネルギー要件が銅配線の実用的な範囲を超える場合に、別の成長軸となる。これは、Ayar LabsのUCIe互換 8 Tbps光I/Oチップレットによって実証されている^{[4]Ayar Labs, ayarlabs.com}。

チップレット・インターコネクト市場の地域別分析

北米

北米の市場規模は2025年に 9億2,457万米ドルで、2026年には 12億3,272万米ドルに達すると予測され、年平均成長率（CAGR）は 34.48%となる見込みである。同地域では、ファブレスのチップレット設計、独自プロセッサーアーキテクチャ、PHYおよびプロトコルIP、EDAソフトウェア、光インターコネクト開発に大きな価値が集積している。また、国内の先端パッケージング能力の開発を目的とした公的投資の恩恵も受けている。米国商務省は、装置、熱管理、コネクター技術、チップレット、協調設計を対象として、NAPMPの研究開発に最大 16億米ドルを配分すると発表した^{[5]U.S. Department of Commerce, commerce.gov}。

米国は、設計およびIPレイヤーにおいて特に重要な地位を占めている。IntelのEMIBおよびFoverosプラットフォーム、AMDのチップレット・プロセッサーアーキテクチャ、Ayar Labsの光I/O開発は、同地域にインターコネクトのイノベーションが集中していることを示している。NISTがAbsolics、Applied Materials、Arizona State Universityに供与した 3億米ドルの先端パッケージング助成金は、国内の基板およびファンアウトパッケージング能力の強化に向けた取り組みを示している^{[6]National Institute of Standards and Technology, nist.gov}。さらに、DARPAのNGMMプログラムは、3D異種集積の研究開発とパイロット生産インフラを支援している。

カナダは、Alphawave Semiのダイ間接続およびSerDes関連の能力を含め、高速接続とIPの専門知識を通じて貢献している。同地域の戦略的な制約は、高付加価値の設計活動が、特にAIアクセラレーターの量産において、アジアに所在する先端パッケージング能力に依然として大きく依存していることである。

欧州

欧州の市場規模は2025年に3億8,289万米ドルに達し、2026年には5億284万米ドルに拡大すると予測され、年平均成長率（CAGR）は32.46%となる見込みです。欧州は、大量生産型の最先端インターポーザー製造よりも、EDA、ミックスドシグナルおよび接続IP、自動車向け半導体設計、産業用電子機器、先端研究に重点を置いています。

自動車および産業分野の需要は、これらの分野で長期の認定サイクル、信頼性エンジニアリング、処理・センシング・接続・電源管理機能の異種集積が求められるため、持続的な用途基盤となっています。UCIe 1.1の自動車向け信頼性拡張機能は、この用途に関連します。ただし、欧州の成長率は北米およびアジア太平洋地域を下回っています。これは、同地域に同等規模の先端パッケージ製造能力が不足しているためです。

アジア太平洋

アジア太平洋地域の市場規模は2025年に7億483万米ドルに達し、2026年には9億4,974万米ドルに拡大すると予測されています。地域別では最も高い35.91%のCAGRを記録する見込みです。同地域の優位性は、物理的な製造能力の集中に根差しています。先端ファウンドリプロセス、シリコンインターポーザー、HBMの供給、半導体の組立・テスト受託、量産型パッケージ製造が、台湾、韓国、日本、マレーシア、ベトナムなど、地域内の複数の製造拠点に集中しています。

台湾は、TSMCの先端パッケージング事業とUCIeの創設メンバーとしての役割を通じて、サプライチェーンの中核を担っています。韓国は、Samsungのファウンドリ、先端パッケージング、メモリーの各分野で貢献しています。一方、日本では先端半導体の製造および材料開発の基盤が拡大しています。ASEがUCIeコンソーシアムの創設メンバーを務めていることも、チップレット標準を量産可能なシステムインパッケージ製品へとつなげるうえで、OSATの参加が重要であることを示しています。

中国、インド、オーストラリア、東南アジア市場は、地域エコシステムにおいてそれぞれ異なる役割を担っています。中国は、技術アクセスの制約下で国内の先端パッケージング代替技術を追求しています。一方、インドの半導体事業は、より小規模なパッケージング・組立基盤から発展しつつあります。その結果、地域全体の成長は一様ではありませんが、先端パッケージおよびメモリー生産が集中していることから、アジア太平洋地域は引き続き量産の中心地域となります。

中南米

中南米の市場規模は2025年に3,367万米ドルを記録し、2026年には4,325万米ドルに達すると予測されています。CAGRは29.57%となる見込みです。同市場は主に需要主導型であり、収益は現地の設計や先端パッケージ製造ではなく、チップレットベースのプロセッサを搭載したデータセンター、ネットワーク、コンシューマー、産業用システムの輸入によって生じています。

ブラジルとメキシコは、電子機器の組立、地域のデータセンター需要、サプライチェーンの多様化を通じて、中期的により大きな参画を実現する可能性が最も高い国です。ただし、大規模なシリコンインターポーザー、ブリッジ、先端パッケージングの製造能力が不足しているため、チップレット相互接続の上流における価値創出で同地域が果たす当面の役割は限られています。

中東・アフリカ

中東・アフリカ地域の市場規模は2025年に1億2,167万米ドルに達し、2026年には1億5,891万米ドルに拡大すると予測されています。CAGRは29.96%となる見込みです。需要は国内のチップレット製造ではなく、AIインフラ、クラウド導入、通信、高性能コンピューティング向けの輸入品に集中しています。

サウジアラビアとUAEは、AIおよびデータセンターへの投資が先端アクセラレータハードウェアの調達を下支えしていることから、主要な需要の中心地となっています。同地域の市場は外部の半導体サプライチェーンに依存しているため、設計、ファウンドリ、OSATのエコシステムが確立している地域に比べ、パッケージ製造能力の制約や技術アクセスの条件による影響を受けやすい状況にあります。

欧州の 32.46% という成長プロファイルは、同等の先端パッケージング規模を伴わない強固な川下技術基盤の限界を示している。同地域は、自動車、産業、設計ツールの需要から恩恵を受ける可能性があるものの、高密度AIパッケージに対して北米と同程度の製造面での影響力を有していない。中南米と中東・アフリカ（MEA）の成長率は、それぞれ 29.57% と 29.96% であり、川上の部品・パッケージ生産よりも輸入システム需要の影響を直接的に受けやすい。

当社は、地政学的な集中を背景に、北米のパッケージング能力への政策主導型投資が続くと予測している。16億米ドルのNAPMP研究開発イニシアチブには、チップレット、フォトニクス、電力供給、熱管理、協調設計が明確に含まれている。一方、DARPAのNGMMプログラムは、国内における3D異種集積化の研究開発とパイロット生産を対象としている ^{[5]U.S. Department of Commerce, commerce.gov}。これらの取り組みはサプライチェーンリスクへの対応となるだけでなく、材料、パッケージ設計、熱工学、生産認定を組み合わせられる国内パッケージングサプライヤーに長期的な機会をもたらす。戦略上の問題は、北米がパッケージング能力を追加できるかどうかではなく、AI規模のパッケージに必要な密度、歩留まり、スループットを備えた、商業的に競争力のあるエコシステムを構築できるかどうかである。

チップレット・インターコネクト市場のシェアと競争環境

市場は、垂直統合型のプロセッサ、ファウンドリ、パッケージング大手を中心に、やや集中している。2025年の市場収益では、Intelが 18.2% を占め、AMDが 11.4%、NVIDIAが 10.7%、TSMCが 8.6%、Samsungが 7.4% と続いた。これら5社を合わせると、市場収益の 56.3% を占める。残りの 43.7% は、IPライセンサー、EDAプロバイダー、OSAT企業、インターフェース専門企業、新興の光インターコネクトサプライヤーに分散している。

Intel Intelは、先端パッケージングプラットフォーム、プロセッサ製品、ファウンドリ事業への取り組みを組み合わせている。同社の2024年年次報告書では、ウェハ製造、パッケージング、チップレット、ソフトウェアおよびサービスを戦略的要素として位置付けており、先端パッケージングをIntel Foundryの差別化要因としている ^{[7]Intel Corporation, sec.gov}。EMIBとFoverosは、水平および垂直方向のチップレット統合に向けた相補的な手段を提供しており、EMIBのバンプピッチ 45 µm、Foveros Directの銅直接接合 9 µm などが含まれる。

AMD AMDの地位は、チップレットベースのサーバープロセッサとアクセラレーター・アーキテクチャによって支えられている。同社のEPYCプラットフォームは、GMI3リンクを使用して、複数のZen 4コンピュートダイと中央I/Oダイを組み合わせており、成熟した独自チップレット方式による性能面およびコスト面の利点を示している。AMDはUCIeの創設時理事会メンバーでもあり、オープン標準エコシステムにおける影響力を有している ^{[1]UCIe Consortium, uciexpress.org}。

NVIDIANVIDIAは、パッケージ密度、HBM統合、高帯域幅のスケールアップアーキテクチャが先進的なインターコネクトを商業的に重要なものとする、AIアクセラレーター需要を通じて参入しています。NVIDIAはUCIeの設立時理事会メンバーです ^{[1]UCIe Consortium, uciexpress.org}。同社の競争力は、単独で展開するオープンIPライセンスモデルではなく、アクセラレータプラットフォームの需要と先進パッケージング能力へのアクセスに左右されます。

TSMC TSMCは、先進パッケージング能力によって、ファブレス企業が設計したチップレットを量産ハードウェアに変換するため、戦略的に重要な企業です。UCIeの設立時理事会メンバーであるTSMCは、ファウンドリプロセスのサポート、パッケージ実装、インターフェース認証を必要とするエコシステムに直接関与しています ^{[1]UCIe Consortium, uciexpress.org}。同社の先進パッケージングサービスは、チップレット設計とAI・HPCの大量生産の間で重要な位置を占めています。

Samsung Samsungは、ファウンドリ、先進パッケージング、メモリの各能力を通じて参入しています。同社はUCIeへの加盟により、オープンなチップレットインターフェースを追求するファウンドリ顧客にサービスを提供できる立場にあり、パッケージング能力とHBMリソースはAIアクセラレーターの組み立てに関連しています ^{[1]UCIe Consortium, uciexpress.org}。

Broadcom Broadcomは、高速接続に関する専門知識とネットワーク用ASICの実績を有しています。同社の役割は、ハイパースケールインフラ向けにコンピューティング、メモリ、高速I/O機能の高密度統合を必要とするカスタムシリコンの分野で最も大きくなっています。

Marvell Marvellは、データセンターおよびネットワークアーキテクチャに関連する接続技術とカスタムシリコンの能力を提供しています。同社の競争上の重要性は、高速インターフェースに関する知見と、チップレットの導入がクラウドおよびネットワークの帯域幅要件と結び付くワークロードへの参画にあります。

Cadence Cadenceは、インターフェースの実装と検証に必要なEDAおよびIPの能力を提供しています。同社は、マルチダイパッケージの計画、シグナルインテグリティ、プロトコル検証、システムレベルの協調設計に伴う設計負担の増加から恩恵を受けています。

Synopsys Synopsysは、半導体IPおよび3D IC設計能力を通じて競争しています。オープンなチップレットインターフェースの導入が広がるなか、同社の価値提案は、顧客が検証済みIPを実装・検証ワークフローと組み合わせられるようにすることを中心としています。

Alphawave Semi Alphawave Semiは、AI、HPC、データセンター向けの高速接続およびダイ間PHY IPに注力しています。同社の競争機会は、異種設計の開発期間を短縮できる、ファウンドリ間で移植可能かつ標準規格に準拠した接続IPへの需要に左右されます。

Siemens EDA/Mentor Siemens EDA/Mentorは、チップとパッケージの協調設計、シミュレーション、製造容易性を考慮した設計のためのツールを通じて参入しています。熱挙動やマイクロバンプ配置などの物理的なパッケージ制約が、後工程の実装上の詳細ではなくシステム性能に不可欠な要素となるにつれ、同社の重要性は高まっています。

Amkor Amkorは、先進パッケージングおよびOSAT（半導体後工程受託サービス）の参加企業として位置付けられています。同社は、特にファンアウト、インターポーザー、マルチダイ組み立ての要件において、顧客が自社内のファウンドリパッケージング能力の代替または補完を求める場合に恩恵を受ける可能性があります。

ASE ASEはUCIeの設立時理事会メンバーであり、先進パッケージングおよびテストの主要参加企業です ^{[1]UCIe Consortium, uciexpress.org}。同社の地位は、相互運用可能なチップレット設計を仕様段階から、量産規模で認証済みのシステム・イン・パッケージ組み立てへ移行する必要性によって強化されています。

Ayar Labs Ayar Labsは、光インターコネクトの革新企業セグメントに属している。同社の8 Tbps対応UCIe準拠TeraPHY光I/Oチップレットは、電気リンクが帯域幅、到達距離、または消費電力の制約を受けるAIスケールアップ・アーキテクチャに対応する。同社にとっての商業上の課題は、光技術の能力を、認定取得済みで拡張可能なパッケージおよびシステムへの導入へと転換することである。

Rambus Rambusは、高速メモリーインターフェースおよびシリコンIPの能力を通じて参入している。同社の関連性は、AIアクセラレーターのパッケージにおいてHBMおよび高性能メモリー接続が果たす役割と結び付いており、インターフェースの信頼性と帯域幅がシステムスループットの中核となっている。

最近の業界動向

• UCIe 3.0仕様の公開、2025年8月。UCIe Consortiumは、64 GT/sの性能と管理性の強化機能を備えたUCIe 3.0を公開した。この公開は、UCIe 2.0で導入された3Dパッケージング対応を基盤としており、オープンなチップレット接続の技術基盤を拡張するものである。
• UCIe 2.0仕様の公開、2024年8月。UCIe 2.0は、ハイブリッドボンディング向けのUCIe-3D対応、マルチチップレットシステム向けのDFx管理性およびデバッグ・アーキテクチャ、ならびに相互運用性の検証向上を目的としたコンプライアンス・フレームワークを導入した。
• Ayar LabsによるUCIe光チップレットの発表、2025年3月。Ayar Labsは、AIスケールアップ・アーキテクチャ向けに、UCIe電気インターフェースを備えた8 Tbps対応の光I/OチップレットとしてTeraPHYを発表した。同社はまた、双方向で最大1ペタビット毎秒の帯域幅に対応するSuperNovaリモート光源構成についても説明した。
• CHIPS for Americaによる先進パッケージング助成、2024年11月。NISTは、先進パッケージング用基板および材料の研究開発を対象に、最大3億米ドルの助成を発表した。これには、ガラスコア基板、AIおよびHPCパッケージング向けシリコンコア基板、ファンアウト・パッケージング開発に関する助成が含まれる。
• NAPMP研究開発資金の発表、2024年10月。米国商務省は、装置、ツール、プロセス、電力供給、熱管理、フォトニクス、RFコネクター技術、チップレット、協調設計およびEDAを対象に、最大16億米ドルのNAPMP研究開発資金を発表した。
• DARPAによるNGMM開発、2024年。DARPAは、テキサス大学オースティン校およびTexas Institute for ElectronicsとともにNGMMプログラムを継続し、国内における3Dヘテロジニアス・インテグレーションの研究開発およびパイロット生産能力の確立を進めた。