Mercato delle interconnessioni tra chiplet Dimensioni e quota 2026-2035

Dimensione del mercato delle interconnessioni per chiplet

Il mercato globale delle interconnessioni per chiplet era valutato a 2,17 miliardi di dollari USA nel 2025 e si prevede che raggiunga 2,89 miliardi di dollari USA nel 2026 e 41,2 miliardi di dollari USA entro il 2035, con un tasso di crescita annuo composto (CAGR) di circa il 34,36% nel periodo 2026–2035. Il mercato comprende collegamenti die-to-die elettrici e ottici, segnalazione SerDes e parallela, modelli di protocollo aperti e proprietari, IP per PHY e controller/protocollo, nonché componenti hardware per il packaging, tra cui interposer in silicio, bridge integrati e piattaforme organiche o fan-out con strato di redistribuzione.

L'adozione dei chiplet modifica l'economia della progettazione dei processori, poiché le funzioni di calcolo, I/O, memoria, analogiche e di accelerazione non devono più condividere lo stesso nodo di processo o un unico die di grandi dimensioni. L'architettura EPYC di quarta generazione di AMD illustra questo modello: fino a 12 die di calcolo Zen 4 a 5 nm si collegano a un die I/O tramite collegamenti GMI3 operanti a 32 Gbps, consentendo alla funzione I/O di rimanere su un nodo produttivo più economico ^{[2]Advanced Micro Devices. amd.com}. La conseguenza commerciale è che ogni progetto disaggregato introduce una serie di requisiti per le interfacce die-to-die, riguardanti la segnalazione fisica, il controllo del protocollo, il routing nel package, la validazione e la co-progettazione termica.

UCIe è diventato un meccanismo centrale per ampliare il mercato indirizzabile oltre le interfacce sviluppate internamente. Il consorzio è stato costituito nel 2022 da 12 membri fondatori del consiglio, tra cui AMD, Intel, NVIDIA, Qualcomm, Samsung, TSMC, Arm, Google Cloud, Meta, Microsoft, Alibaba e ASE ^{[1]UCIe Consortium. uciexpress.org}. Le sue specifiche si sono ampliate dall'I/O die-to-die 2D e 2.5D di UCIe 1.x al supporto per il packaging 3D di UCIe 2.0 e alla capacità di 64 GT/s di UCIe 3.0, rilasciata nell'agosto 2025.

Gli acceleratori di IA e i sistemi HPC sono i principali centri di domanda nel breve termine, poiché le loro prestazioni dipendono dal trasferimento dei dati tra i tile di calcolo e la memoria ad alta larghezza di banda all'interno di package strettamente integrati. La politica statunitense riflette l'importanza strategica di questo livello di packaging: il National Advanced Packaging Manufacturing Program sostiene attività relative a substrati avanzati, fotonica, gestione termica, chiplet e co-progettazione, mentre il Department of Commerce ha annunciato fino a 1,6 miliardi di dollari USA in finanziamenti per la ricerca e sviluppo del NAPMP distribuiti su cinque aree tecnologiche del packaging avanzato. Analogamente, il programma NGMM della DARPA considera l'integrazione eterogenea 3D un elemento fondamentale per la produzione di microelettronica destinata alla difesa e al mercato commerciale.

Il vincolo dell'offerta si concentra sempre più nel package, anziché esclusivamente nella progettazione della logica. Il NAPMP identifica il packaging avanzato come un fattore abilitante essenziale dei recenti progressi nell'AI, mentre la roadmap di Intel dimostra il percorso verso una maggiore densità attraverso un bump pitch EMIB di 45 µm e il bonding diretto rame-rame Foveros a 9 µm. Ciò rende lo stack di interconnessione dei chiplet un livello di investimento a sé stante: IP PHY, IP di protocollo, bridge die, interposer e strumenti di validazione del package acquisiscono tutti valore quando un processore passa da un layout monolitico a un'architettura multi-die. La standardizzazione amplia ulteriormente questa opportunità, consentendo ai fornitori di IP di rivolgersi a socket di interfaccia riutilizzabili invece di realizzare fabric proprietari per un singolo cliente. Il rischio principale è che la capacità di packaging, le prestazioni termiche e l'interoperabilità debbano crescere allo stesso ritmo della domanda di capacità di calcolo; in caso contrario, il packaging avanzato diventa il collo di bottiglia della capacità produttiva per l'hardware AI.

Principali fattori di crescita

Domanda di integrazione eterogenea Il packaging multi-die offre ai progettisti di semiconduttori un approccio pratico per combinare funzioni con requisiti diversi in termini di nodo, prestazioni e affidabilità. EMIB di Intel connette chiplet adiacenti tramite bridge in silicio integrati localmente con un bump pitch di 45 µm, mentre Foveros Direct supporta il bonding rame-rame faccia a faccia con un pitch di 9 µm ^{[3]Intel Corporation. intel.com}. Queste piattaforme dimostrano che la densità di interconnessione è ormai una variabile di progettazione che determina quali funzioni possano essere separate senza perdere i vantaggi in termini di latenza e larghezza di banda precedentemente associati a un die monolitico.

I programmi governativi rafforzano la stessa direzione tecnologica. Il NAPMP attribuisce priorità ai substrati avanzati, alla fotonica, alla gestione termica, agli ecosistemi di chiplet e alla co-progettazione, poiché il packaging avanzato è sempre più necessario per trasformare le prestazioni dei die all'avanguardia in sistemi implementabili. L'iniziativa NGMM di DARPA estende questa logica alla ricerca e sviluppo nazionale sull'integrazione 3D eterogenea e alla produzione pilota. Tale sostegno è importante per il mercato delle interconnessioni, poiché la capacità di packaging non è separabile dalla validazione delle interfacce, dallo sviluppo dei materiali e dall'automazione della progettazione.

Ottimizzazione dei costi dei nodi avanzati I chiplet consentono alle funzioni di calcolo ad alto valore di utilizzare nodi avanzati, mantenendo al contempo l'I/O e altre funzioni su nodi meno costosi.

Nell'architettura EPYC Genoa di AMD, i die di calcolo a 5 nm comunicano con un die centrale di I/O attraverso collegamenti GMI3, dimostrando come il tessuto di interconnessione consenta di adottare diversi processi produttivi all'interno di un singolo processore. La proposta di valore è più solida per i processori di grandi dimensioni, nei quali un difetto su un die monolitico può distruggere un valore di wafer realizzato con un nodo più avanzato superiore a quello perso a causa di un difetto su un chiplet più piccolo e testabile separatamente.

Questo modello sposta la spesa verso i PHY die-to-die, i protocolli, il routing del package e gli strumenti di co-progettazione. Un'architettura chiplet può ridurre la quantità di silicio prodotto con nodi avanzati necessaria per le funzioni periferiche, ma aumenta anche il numero di interfacce che devono soddisfare simultaneamente i requisiti di consumo energetico, latenza, affidabilità e producibilità. Il contenuto di interconnessione aumenta quindi con la disaggregazione funzionale, anche quando l'area totale di silicio non varia.

Scalabilità dei carichi di lavoro di IA e HPC Gli acceleratori di IA richiedono connessioni ad alta densità tra i tile di calcolo e la memoria ad alta larghezza di banda, rendendo la larghezza di banda a livello di package un fattore determinante per le prestazioni effettivamente utilizzabili del sistema. Il NIST afferma che i recenti progressi nell'IA non sarebbero stati possibili senza il packaging avanzato, mentre il Department of Commerce include la fotonica e la tecnologia dei connettori RF tra le cinque aree di ricerca e sviluppo del NAPMP. La domanda di mercato è più forte laddove non sia possibile ottenere efficacemente una maggiore capacità di calcolo senza un corrispondente aumento del movimento dei dati all'interno e oltre il package.

L'obiettivo di Intel di raggiungere un bilione di transistor per package entro il 2030 evidenzia perché il packaging a maggiore densità sia rilevante per il mercato delle interconnessioni ^{[3]Intel Corporation. intel.com}. Man mano che i package integrano un numero maggiore di die, la sfida consiste nel coordinare l'erogazione dell'alimentazione, i percorsi termici, il routing fisico e il comportamento dei protocolli all'interno di un sistema-in-package di dimensioni maggiori. Ciò favorisce i fornitori in grado di offrire soluzioni validate, anziché singoli blocchi di interfaccia.

Miglioramento della resa produttiva e flessibilità progettuale La separazione delle funzioni in chiplet può migliorare la flessibilità progettuale, poiché calcolo, cache, I/O e acceleratori specializzati possono essere ottimizzati in modo indipendente prima dell'assemblaggio finale. L'approccio 2.5D Foveros di Intel utilizza un die di base passivo con die attivi faccia a faccia, creando una modalità per combinare funzioni realizzate con nodi diversi in un unico package ^{[3]Intel Corporation. intel.com}. L'architettura è vantaggiosa quando un design integrato deve bilanciare la densità di calcolo dei nodi avanzati con funzioni periferiche sensibili ai costi o caratterizzate da un elevato contenuto analogico.

Il beneficio è condizionato e non automatico. Qualsiasi vantaggio in termini di resa produttiva derivante da die più piccoli può essere eroso se l'assemblaggio del package, l'affidabilità dei micro-bump o la gestione termica causano guasti nelle fasi finali del processo produttivo. Per questo motivo, la capacità di qualificare le interfacce e il package assume rilevanza commerciale insieme alla resa a livello di wafer.

Standardizzazione dell'ecosistema e interconnessioni aperte UCIe riduce il costo di integrazione di un ecosistema chiplet multi-fornitore definendo elementi comuni a livello fisico, di protocollo e di stack software per le connessioni die-to-die ^{[1]UCIe Consortium. uciexpress.org}. UCIe 2.0 ha aggiunto il supporto UCIe-3D, un'architettura di gestibilità DFx e framework per i test di conformità destinati a migliorare la validazione dell'interoperabilità. UCIe 3.0 ha quindi portato le prestazioni a 64 GT/s nell'agosto 2025.

L'effetto commerciale dello standard è più significativo per i fornitori di IP ed EDA. Un'interfaccia UCIe conforme e riutilizzabile può servire più clienti e programmi di fonderia, mentre le interfacce proprietarie sono generalmente legate alla roadmap di un singolo processore. L'annuncio di Ayar Labs del marzo 2025 relativo a un chiplet di I/O ottico conforme a UCIe da 8 Tbps illustra come un'interfaccia elettrica aperta possa offrire un punto di ingresso per nuove tecnologie ottiche nelle architetture di espansione dei sistemi di IA.

Principali fattori limitanti

Interoperabilità incompleta UCIe ha definito una direzione comune per l'integrazione da die a die, ma una specifica aperta non rende di per sé i chiplet intercambiabili. UCIe 2.0 ha introdotto framework di conformità e ha dichiarato che l'interoperabilità tra diversi fornitori di PHY non era ancora stata validata su larga scala. I progettisti devono ancora qualificare il comportamento combinato delle implementazioni PHY, dei controller di protocollo, dei substrati del package, delle reti di distribuzione dell'alimentazione e delle funzionalità di gestione del sistema.

Questo vincolo è particolarmente rilevante per i clienti che intendono approvvigionarsi di chiplet oltre i confini organizzativi e delle fonderie. Le grandi aziende integrate possono continuare a ottimizzare fabric proprietari per i propri prodotti, mentre i progettisti più piccoli devono affrontare un maggiore onere di verifica nell'assemblaggio di componenti eterogenei. Il passaggio da una specifica standard a un'interoperabilità ampiamente comprovata determinerà la rapidità con cui le interfacce aperte si diffonderanno oltre i primi utilizzatori.

Vincoli di gestione termica e dell'alimentazione Le interconnessioni con pitch più fine e lo stacking più denso aumentano il carico di gestione termica all'interno del package. Intel identifica la deformazione termica come una sfida che i suoi approcci di packaging ibrido EMIB e Foveros devono affrontare mediante l'ingegneria strutturale ^{[3]Intel Corporation. intel.com}. NAPMP indica separatamente la distribuzione dell'alimentazione e la gestione termica come aree prioritarie di ricerca e sviluppo, a conferma del fatto che questi vincoli rimangono rilevanti a livello di settore.

Il fattore limitante diventa più incisivo man mano che i package passano dall'integrazione orizzontale 2.5D a strutture 3D più dense. Una maggiore larghezza di banda per unità di area, un numero più elevato di die attivi e pitch di bonding più ravvicinati possono migliorare le prestazioni del sistema, ma generano anche requisiti più stringenti per l'estrazione del calore, la stabilità meccanica e l'affidabilità nel lungo periodo. La capacità termica è quindi destinata a influenzare quali architetture possano essere prodotte su larga scala, anziché incidere semplicemente sul costo del package.

La gestione termica segue una traiettoria diversa.

Non migliora passivamente con la proliferazione degli standard, perché i fattori di crescita del mercato – un maggior numero di die per package, un pitch più stretto e una maggiore densità di banda – intensificano anche i gradienti termici e le sollecitazioni meccaniche. L'attenzione di NAPMP alla distribuzione dell'alimentazione e alla gestione termica, insieme alla risposta ingegneristica di Intel alla deformazione termica, indica che la co-progettazione di die, package, materiali e sistemi di raffreddamento continuerà a essere una capacità rara ^{[3]Intel Corporation. intel.com}. Questa asimmetria favorisce i fornitori integrati di soluzioni di packaging, come Intel Foundry, TSMC e Amkor, che possono acquisire attività a maggior valore aggiunto nei casi in cui l'architettura del package e la qualificazione termica siano inseparabili. I fornitori esclusivamente IP mantengono un modello di concessione in licenza più scalabile, ma il loro successo commerciale dipenderà sempre più dalla capacità di dimostrare che le loro interfacce possono operare entro i limiti termici e di potenza stabiliti dagli integratori di package.

Analisi del segmento del mercato delle interconnessioni per chiplet

Per tipologia di interconnessione

Interconnessioni elettriche Nel 2025 le interconnessioni elettriche hanno rappresentato 1.344,81 milioni di dollari USA e si prevede che raggiungano 1.777,52 milioni di dollari USA nel 2026 e 23.648,93 milioni di dollari USA entro il 2035, con un tasso di crescita annuo composto (CAGR) del 33,32%. Le loro dimensioni riflettono la base installata di micro-bump in rame, strati di redistribuzione, via through-silicon e collegamenti elettrici a breve distanza utilizzati negli attuali package che integrano processori, acceleratori e HBM. La seconda generazione della tecnologia EMIB di Intel riduce il pitch dei bump da 55 µm a 45 µm, aumentando la densità dei chiplet adiacenti orizzontalmente ^{[3]Intel Corporation. intel.com}.

I collegamenti elettrici continuano a essere preferiti per le connessioni brevi ad alta densità, poiché i processi consolidati di packaging possono supportare grandi array di conduttori paralleli con bassa latenza. La loro crescita più lenta rispetto alle interconnessioni ottiche non indica una sostituzione nei percorsi principali all'interno del package; riflette invece la crescente necessità di architetture ottiche nei casi in cui la distanza di trasmissione, la larghezza di banda aggregata e i vincoli energetici superino i limiti pratici del rame.

Interconnessioni ottiche Si prevede che le interconnessioni ottiche passino da 822,82 milioni di dollari USA nel 2025 a 1.109,94 milioni di dollari USA nel 2026 e a 17.551,29 milioni di dollari USA entro il 2035, con un CAGR del 35,90%. Ayar Labs ha annunciato TeraPHY nel marzo 2025 come chiplet ottico di I/O conforme a UCIe, con una capacità di 8 Tbps. La sua interfaccia elettrica UCIe funge da ponte tra la connettività elettrica su scala chiplet e la trasmissione fotonica per i sistemi di espansione dell'IA ^{[4]Ayar Labs. ayarlabs.com}.

La crescita del segmento ottico è legata alla scalabilità a livello di sistema, non alla sostituzione generalizzata dei collegamenti elettrici interni al package. L'integrazione di TeraPHY con le sorgenti di luce remote SuperNova, dimostrata in una configurazione che supporta fino a un petabit al secondo di larghezza di banda bidirezionale, segnala la rilevanza dei chiplet ottici nei casi in cui le fabric degli acceleratori debbano estendersi oltre un singolo package ^{[4]Ayar Labs. ayarlabs.com}. L'attenzione di NAPMP alla tecnologia dei connettori, inclusa la fotonica, sostiene ulteriormente questa direzione.

Per architettura di segnalazione

Interconnessioni basate su SerDesLe interconnessioni basate su SerDes hanno generato 1.182,35 milioni di dollari USA nel 2025 e dovrebbero raggiungere 19.611,30 milioni di dollari USA entro il 2035, con un tasso di crescita annuo composto (CAGR) del 32,54%. Continuano a rivestire un ruolo importante nei collegamenti seriali ad alta velocità, nelle comunicazioni a livello di socket e nelle funzioni I/O a maggiore portata. L'architettura EPYC di AMD utilizza la capacità SerDes PCIe Gen 5 per la connettività esterna e tra socket, dimostrando il ruolo tuttora rilevante della segnalazione seriale nei processori basati su chiplet.

La loro crescita è inferiore a quella delle architetture parallele perché molte connessioni die-to-die ad alta densità si realizzano su distanze estremamente brevi, mediante interposer e bridge. In tali contesti, un'interfaccia parallela ampia può fornire una larghezza di banda aggregata senza i compromessi in termini di consumo energetico e complessità associati alla serializzazione e al recupero di ciascun flusso di dati.

Interconnessioni basate su architetture parallele Si prevede che le architetture basate su interconnessioni parallele passino da 985,28 milioni di dollari USA nel 2025 a 21.588,92 milioni di dollari USA entro il 2035, con un CAGR del segmento, il più elevato tra le architetture, pari al 36,25%. UCIe è progettato per rispondere ai requisiti I/O die-to-die a portata ridotta dei package standard e avanzati. L'architettura si adatta ai layout con interposer in silicio e bridge integrati, nei quali percorsi brevi e pitch ridotti supportano un numero elevato di lane elettriche simultanee.

La segnalazione parallela beneficia direttamente delle stesse tendenze relative alla densità dei package che favoriscono lo sviluppo degli acceleratori per l'intelligenza artificiale. Con l'integrazione di un numero maggiore di tile di calcolo e stack HBM nei package, le interfacce ampie a portata ridotta possono fornire un throughput aggregato elevato, evitando al contempo il costo energetico della serializzazione ripetuta. Il requisito commerciale non è più un collegamento generico ad alta velocità, bensì un'interfaccia parallela qualificata che funzioni con una specifica tecnologia di package e con uno specifico ambiente di progettazione della fonderia.

Per modello di protocollo

Protocolli basati su standard aperti Si prevede che i protocolli basati su standard aperti crescano da 847,34 milioni di dollari USA nel 2025 a 19.116,90 milioni di dollari USA entro il 2035, con il CAGR più elevato tra tutte le dimensioni di segmentazione, pari al 36,68%. UCIe rappresenta l'attuale principale punto di riferimento dell'ecosistema, con oltre 130 aziende aderenti e un'evoluzione dello standard che ora comprende il supporto per il packaging 3D, un'architettura di gestibilità, test di conformità e prestazioni pari a 64 GT/s.

Il premio di crescita riflette l'importanza economica della riduzione del rischio di integrazione e verifica. I protocolli aperti sono particolarmente rilevanti quando un cliente cerca IP riutilizzabili, approvvigionamento multi-fornitore o un flusso di progettazione portabile tra diverse fonderie. Il vincolo è che l'interoperabilità deve essere dimostrata in effettivi ambienti di silicio e di package, non semplicemente definita a livello di standard.

Protocolli proprietari die-to-die Le interfacce proprietarie hanno rappresentato 1.320,29 milioni di dollari USA nel 2025 e si prevede che raggiungano 22.083,32 milioni di dollari USA entro il 2035, con un CAGR del 32,63%. La loro base più ampia nel 2025 riflette le architetture installate dei principali fornitori di processori e acceleratori, che utilizzano interfacce ottimizzate internamente per soddisfare i propri requisiti di prestazioni e coerenza. I collegamenti GMI3 di AMD nei processori EPYC sono un esempio di interconnessione proprietaria ottimizzata all'interno di un'architettura di prodotto più ampia.

È probabile che i protocolli proprietari continuino a essere importanti per i sistemi integrati all'avanguardia, in particolare quando la differenziazione delle prestazioni dipende da componenti hardware e software strettamente integrati. Tuttavia, il loro tasso di crescita è inferiore a quello degli standard aperti, poiché i costi di sviluppo proprietari e il vincolo all'ecosistema diventano meno interessanti quando le interfacce standard qualificate possono supportare una gamma più ampia di combinazioni di chiplet.

Per livello IP di interconnessione

IP PHYPHY IP dovrebbe aumentare da 1.313,64 milioni di dollari USA nel 2025 a 22.660,12 milioni di dollari USA nel 2035, a un tasso di crescita annuo composto (CAGR) del 33,06%. Questo livello comprende le funzioni di condizionamento del segnale elettrico, calibrazione, temporizzazione, recupero dei dati e conversione elettro-ottica. Le capacità PHY sono obbligatorie in ogni connessione tra chiplet, il che spiega la sua ampia base di ricavi.

La sfida tecnica è sempre più legata al contesto del package. Un PHY progettato per un determinato passo dei bump, profilo di perdita del substrato o del canale, oppure inviluppo termico, può richiedere un'adattamento sostanziale per un altro contesto. I fornitori competono quindi non solo sulle prestazioni del segnale, ma anche sulla portabilità del processo, sulla modellazione che tiene conto del package e sul supporto alla verifica.

IP per controller e protocolli Si prevede che gli IP per controller e protocolli aumentino da 853,99 milioni di dollari USA nel 2025 a 18.540,10 milioni di dollari USA entro il 2035, a un CAGR del 36,13%. Comprendono le funzioni di controllo del collegamento, adattamento dei protocolli, gestibilità, coerenza e controllo del flusso necessarie affinché più die si comportino come un sistema integrato. L'architettura DFx di UCIe 2.0 dimostra la crescente importanza della gestibilità e della visibilità durante il ciclo di vita nei sistemi multi-chiplet.

Il tasso di crescita più elevato rispetto agli IP PHY indica che la complessità del sistema si sta spostando verso livelli superiori. Poiché i package integrano un numero maggiore di die e funzioni più eterogenee, il valore differenziante si sposta verso la gestione della coerenza, della traduzione dei protocolli, della gestione degli errori e dell'osservabilità dell'insieme. Ciò crea un vantaggio commerciale per i fornitori in grado di abbinare un PHY validato a IP per controller e materiali di supporto all'integrazione.

Per hardware abilitante l'interconnessione

Interposer in silicio Si prevede che gli interposer in silicio crescano da 1.024,93 milioni di dollari USA nel 2025 a 19.776,11 milioni di dollari USA entro il 2035, a un CAGR del 34,56%. Forniscono un instradamento ad alta densità per package ad alte prestazioni che richiedono un collegamento stretto tra die di calcolo, memoria e tile I/O. Intel presenta EMIB come una soluzione per fornire connettività ad ampia larghezza di banda tra chiplet di grandi dimensioni senza un interposer completo in silicio, confermando l'importanza dell'interposer come architettura di riferimento per l'integrazione ad alta densità ^{[3]Intel Corporation. intel.com}.

Il segmento rimane centrale per i package destinati all'IA e all'HPC, poiché la sua densità di instradamento e le sue caratteristiche elettriche supportano connessioni die-to-die impegnative. Il principale compromesso riguarda i costi e la complessità del package, favorendo approcci hardware alternativi laddove sia necessario un instradamento ad alta densità solo localizzato.

Bridge embedded in silicio Si prevede che i bridge embedded in silicio crescano da 788,28 milioni di dollari USA nel 2025 a 17.468,89 milioni di dollari USA entro il 2035, a un CAGR del 36,44%. EMIB dimostra come i bridge localizzati possano collegare chiplet adiacenti senza collocare un interposer in silicio sull'intera superficie sotto il package ^{[3]Intel Corporation. intel.com}. L'architettura può ridurre l'impiego di silicio mantenendo al contempo una connettività ad alta densità nelle aree in cui è maggiormente necessaria.

Il suo tasso di crescita superiore a quello del mercato riflette l'esigenza più ampia di bilanciare la densità del package con i costi dei materiali e la progettazione termica. Le architetture basate su bridge sono particolarmente rilevanti quando un interposer completo aggiungerebbe un'area non necessaria o complicherebbe la struttura meccanica e termica di un package multi-die di grandi dimensioni.

Interposer organici e RDL fan-out Si prevede che gli interposer organici e gli RDL fan-out aumentino da 354,42 milioni di dollari USA nel 2025 a 3.955,22 milioni di dollari USA entro il 2035, a un CAGR del 27,20%. Il loro profilo di costi inferiori li rende rilevanti per le applicazioni che non richiedono la massima densità di instradamento degli interposer in silicio. NIST ha assegnato finanziamenti all'Arizona State University per lo sviluppo di packaging fan-out a livello di wafer da 300 mm e a livello di pannello da 600 mm nell'ambito del programma NAPMP.

La crescita più lenta del segmento riflette il divario tra le piattaforme di packaging economicamente efficienti e gli estremi requisiti di densità di banda dei principali acceleratori per l'intelligenza artificiale. Il segmento mantiene un ruolo significativo nei settori automobilistico, industriale, dell'elettronica di consumo e in altre applicazioni sensibili ai costi, nelle quali l'economia del packaging può prevalere sulla necessità di ottenere il passo di interconnessione più ridotto possibile.

Per utilizzo finale

Calcolo ad alte prestazioni Il segmento HPC dovrebbe crescere da 313,48 milioni di dollari USA nel 2025 a 5.438,43 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 33,14%. I carichi di lavoro scientifici, della difesa e di modellazione su larga scala richiedono un'integrazione ad alta densità delle funzioni di calcolo, memoria e I/O. Il programma NGMM di DARPA mira esplicitamente all'integrazione eterogenea 3D, rilevante per le applicazioni HPC di sicurezza nazionale e commerciali.

Acceleratori per l'intelligenza artificiale e il machine learning Gli acceleratori AI/ML rappresentano il segmento per utilizzo finale in più rapida crescita, passando da 423,60 milioni di dollari USA nel 2025 a 9.888,05 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 37,15%. La domanda deriva dai package che devono collegare i chiplet di calcolo e la memoria HBM ad alta densità, mantenendo al contempo l'efficienza energetica. L'attenzione del programma NAPMP al packaging avanzato, alla fotonica e ai sistemi chiplet riflette la dipendenza delle prestazioni dell'IA da queste capacità a livello di package.

Data center e infrastrutture cloud Si prevede che il segmento dei data center e delle infrastrutture cloud passi da 439,61 milioni di dollari USA nel 2025 a 8.652,05 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 34,83%. Le implementazioni cloud generano una domanda ricorrente di CPU basate su chiplet, acceleratori per l'IA, semiconduttori per il networking e la capacità di packaging avanzato necessaria per produrli.

ASIC per il networking e lo switching Si prevede che gli ASIC per il networking passino da 287,96 milioni di dollari USA nel 2025 a 5.356,03 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 34,07%. Questi design richiedono la coesistenza di I/O ad alta velocità, elaborazione dei pacchetti, memoria e funzioni di switching entro rigorosi vincoli di potenza e larghezza di banda, sostenendo la domanda sia di architetture di interconnessione seriali sia di architetture parallele a corto raggio.

Elettronica automobilistica Si prevede che la domanda del settore automobilistico cresca da 230,02 milioni di dollari USA nel 2025 a 3.996,42 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 33,16%. UCIe 1.1 ha introdotto estensioni per l'affidabilità automobilistica e per un packaging ottimizzato in termini di costi, indicando che i requisiti di interoperabilità dei chiplet si stanno estendendo verso applicazioni caratterizzate da cicli di qualificazione più lunghi e vincoli di affidabilità.

Informatica di consumo Si prevede che il segmento dell'informatica di consumo aumenti da 179,78 milioni di dollari USA nel 2025 a 3.213,62 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 33,54%. L'impiego da parte di AMD del design dei die di calcolo Zen 4 nelle linee EPYC e Ryzen dimostra come i design chiplet riutilizzabili possano essere estesi a diverse categorie di prodotti. L'adozione rimane sensibile ai costi del package, limitando l'impiego delle architetture più costose basate su interposer nei prodotti di consumo ad alto volume.

Informatica industriale ed edge computing Si prevede che il segmento dell'informatica industriale e dell'edge computing passi da 154,57 milioni di dollari USA nel 2025 a 2.678,01 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 33,12%. Queste implementazioni danno priorità all'affidabilità, alla flessibilità di integrazione e alla gestione del ciclo di vita, sostenendo la domanda di architetture chiplet nei casi in cui funzioni specializzate di elaborazione o memoria debbano essere combinate in design di sistema vincolati.

Altro Si prevede che le altre applicazioni, tra cui l'elettronica medicale, le infrastrutture di comunicazione e i sistemi correlati al settore aerospaziale, crescano da 138,61 milioni di dollari USA nel 2025 a 1.977,61 milioni di dollari USA entro il 2035, con un tasso di crescita di circa il 30,38%.

La performance relativa degli IP per controller/protocollo rispetto agli IP PHY è particolarmente rilevante. Il PHY resta indispensabile e mantiene una base di ricavi più ampia, ma il solo condizionamento del segnale non risolve la complessità a livello di sistema di un package multi-chiplet. L'aggiunta del supporto 3D e della gestibilità DFx in UCIe 2.0 evidenzia la crescente importanza della gestione del ciclo di vita e dell'interoperabilità. La posizione più solida spetta quindi ai fornitori in grado di offrire IP PHY e IP per controller allineati a UCIe, validarli su più PDK di fonderie e fornire il materiale di verifica necessario per l'implementazione del package. Le interfacce ottiche aggiungono un ulteriore vettore di crescita nei casi in cui la portata del sistema o i requisiti energetici superino l'intervallo pratico del rame, come dimostrato dal chiplet di I/O ottico compatibile con UCIe da 8 Tbps di Ayar Labs ^{[4]Ayar Labs. ayarlabs.com}.

Analisi regionale del mercato dell'interconnessione dei chiplet

Nord America

Nel 2025 il Nord America ha registrato 924,57 milioni di dollari USA e si prevede che raggiunga 1.232,72 milioni di dollari USA nel 2026, con un tasso di crescita annuo composto (CAGR) del 34,48%. La regione concentra un valore significativo nella progettazione di chiplet fabless, nelle architetture proprietarie dei processori, negli IP PHY e di protocollo, nei software EDA e nello sviluppo dell'interconnessione ottica. Beneficia inoltre degli investimenti pubblici destinati allo sviluppo di una maggiore capacità nazionale di advanced packaging. Il Department of Commerce ha annunciato fino a 1,6 miliardi di dollari USA di finanziamenti per la ricerca e sviluppo del NAPMP, destinati ad apparecchiature, gestione termica, tecnologia dei connettori, chiplet e co-progettazione ^{[5]U.S. Department of Commerce. commerce.gov}.

Gli Stati Uniti restano particolarmente importanti per i livelli di progettazione e IP. Le piattaforme EMIB e Foveros di Intel, le architetture dei processori chiplet di AMD e lo sviluppo dell'I/O ottico di Ayar Labs evidenziano la concentrazione dell'innovazione nel campo dell'interconnessione nella regione. I finanziamenti NIST per l'advanced packaging, pari a 300 milioni di dollari USA e assegnati ad Absolics, Applied Materials e Arizona State University, indicano uno sforzo volto a rafforzare le capacità nazionali nella produzione di substrati e nel fan-out packaging ^{[6]National Institute of Standards and Technology. nist.gov}. Il programma NGMM di DARPA sostiene ulteriormente la ricerca e sviluppo sull'integrazione eterogenea 3D e le infrastrutture per la produzione pilota.

Il Canada contribuisce attraverso competenze nella connettività ad alta velocità e negli IP, tra cui le capacità di Alphawave Semi orientate al collegamento die-to-die e ai SerDes. Il limite strategico della regione è rappresentato dal fatto che le attività di progettazione ad alto valore restano materialmente dipendenti dalla capacità di advanced packaging localizzata in Asia, in particolare per la produzione in volumi di acceleratori AI.

Europa

L’Europa ha generato 382,89 milioni di dollari USA nel 2025 e si prevede che raggiunga 502,84 milioni di dollari USA nel 2026, con un tasso di crescita annuo composto (CAGR) del 32,46%. Il suo ruolo è maggiormente orientato verso gli IP per EDA, segnali misti e connettività, la progettazione di semiconduttori per il settore automobilistico, l’elettronica industriale e la ricerca avanzata, piuttosto che verso la produzione di interposer all’avanguardia ad alto volume.

La domanda dei settori automobilistico e industriale fornisce una solida base applicativa, poiché questi comparti richiedono lunghi cicli di qualificazione, ingegneria dell’affidabilità e integrazione eterogenea di funzioni di elaborazione, rilevamento, connettività e gestione dell’alimentazione. Le estensioni dell’affidabilità automobilistica previste da UCIe 1.1 sono rilevanti per questo caso d’uso. Tuttavia, il tasso di crescita dell’Europa rimane inferiore a quello del Nord America e dell’Asia Pacifico, poiché la regione non dispone di una capacità produttiva di packaging avanzato comparabile per scala.

Asia Pacifico

L’Asia Pacifico ha registrato 704,83 milioni di dollari USA nel 2025 e si prevede che raggiunga 949,74 milioni di dollari USA nel 2026, evidenziando il CAGR regionale più elevato, pari al 35,91%. La leadership della regione è radicata nella concentrazione delle capacità produttive fisiche: processi avanzati di fonderia, interposer in silicio, fornitura di HBM, assemblaggio e collaudo in outsourcing dei semiconduttori e produzione di package ad alto volume sono concentrati tra Taiwan, Corea del Sud, Giappone, Malaysia, Vietnam e altre aree produttive regionali.

Taiwan è centrale nella catena di fornitura grazie alle attività di packaging avanzato di TSMC e al suo ruolo di membro fondatore di UCIe. La Corea del Sud contribuisce attraverso le capacità di Samsung nella fonderia, nel packaging avanzato e nelle memorie, mentre il Giappone offre una base in crescita per la produzione avanzata di semiconduttori e lo sviluppo dei materiali. Il ruolo fondativo di ASE nel consorzio UCIe riflette inoltre l’importanza della partecipazione degli operatori OSAT nel trasformare gli standard chiplet in prodotti system-in-package fabbricabili.

Cina, India, Australia e i mercati del Sud-est asiatico svolgono ruoli diversi nell’ecosistema regionale. La Cina sta perseguendo alternative nazionali per il packaging avanzato in un contesto di restrizioni all’accesso alle tecnologie, mentre l’attività dell’India nel settore dei semiconduttori si sta sviluppando a partire da una base più contenuta di packaging e assemblaggio. La crescita regionale risultante non è uniforme, ma la concentrazione della produzione leader di packaging e memorie fa sì che l’Asia Pacifico rimanga l’area geografica critica per la produzione ad alto volume.

America Latina

L’America Latina ha registrato 33,67 milioni di dollari USA nel 2025 e si prevede che raggiunga 43,25 milioni di dollari USA nel 2026, con una crescita a un CAGR del 29,57%. Il mercato è principalmente trainato dalla domanda, con ricavi derivanti da sistemi importati per data center, reti, applicazioni consumer e industria contenenti processori basati su chiplet, piuttosto che dalla progettazione locale o dalla produzione di package avanzati.

Brasile e Messico offrono i percorsi a medio termine più plausibili per una maggiore partecipazione attraverso l’assemblaggio elettronico, la domanda regionale di data center e la diversificazione della catena di fornitura. Tuttavia, l’assenza di capacità su larga scala per la produzione di interposer in silicio, bridge e packaging avanzato limita il ruolo immediato della regione nella creazione di valore upstream per l’interconnessione dei chiplet.

Medio Oriente e Africa

Il Medio Oriente e l’Africa hanno registrato 121,67 milioni di dollari USA nel 2025 e si prevede che raggiungano 158,91 milioni di dollari USA nel 2026, con un CAGR del 29,96%. La domanda è concentrata nelle infrastrutture per l’IA, nelle implementazioni cloud, nelle telecomunicazioni e nelle importazioni per il calcolo ad alte prestazioni, piuttosto che nella produzione nazionale di chiplet.

Arabia Saudita ed Emirati Arabi Uniti sono i principali centri della domanda, poiché gli investimenti nell’IA e nei data center sostengono l’approvvigionamento di hardware avanzato per acceleratori. Il mercato della regione rimane dipendente dalle catene di fornitura esterne dei semiconduttori, risultando quindi più esposto ai vincoli di capacità del packaging e alle condizioni di accesso alle tecnologie rispetto alle regioni dotate di ecosistemi consolidati di progettazione, fonderia o OSAT.

Il profilo di crescita dell'Europa, pari al 32,46%, evidenzia i limiti di una solida base tecnologica nelle fasi downstream in assenza di una capacità analoga nel packaging avanzato. La regione può beneficiare della domanda nei settori automobilistico e industriale e di quella relativa agli strumenti di progettazione, ma non dispone dello stesso grado di leva produttiva sui package ad alta densità per l'IA. L'America Latina e l'area MEA, con tassi rispettivamente del 29,57% e del 29,96%, sono più direttamente esposte alla domanda di sistemi importati che alla produzione upstream di componenti e package.

Prevediamo che la concentrazione geopolitica sosterrà gli investimenti nelle capacità di packaging nordamericane promossi dalle politiche pubbliche. L'iniziativa NAPMP da 1,6 miliardi di dollari USA per la ricerca e sviluppo include esplicitamente chiplet, fotonica, distribuzione dell'alimentazione, gestione termica e co-progettazione, mentre il programma NGMM della DARPA mira alla ricerca e sviluppo nazionale sull'integrazione 3D eterogenea e alla produzione pilota ^{[5]U.S. Department of Commerce. commerce.gov}. Queste iniziative affrontano un rischio della catena di fornitura, ma creano anche un'opportunità a lungo termine per i fornitori nazionali di packaging in grado di combinare materiali, progettazione dei package, ingegneria termica e qualificazione della produzione. La questione strategica non è se il Nord America possa aumentare la capacità di packaging, ma se possa sviluppare un ecosistema commercialmente competitivo con la densità, la resa e la produttività necessarie per i package destinati all'IA su larga scala.

Quota di mercato degli interconnettori tra chiplet e panorama competitivo

Il mercato è moderatamente concentrato tra i principali operatori dei processori, delle fonderie e del packaging integrati verticalmente. Intel ha detenuto il 18,2% dei ricavi nel 2025, seguita da AMD con l'11,4%, NVIDIA con il 10,7%, TSMC con l'8,6% e Samsung con il 7,4%. Nel complesso, le cinque aziende hanno rappresentato il 56,3% dei ricavi del mercato. Il restante 43,7% è distribuito tra concessori di licenze IP, fornitori di strumenti EDA, aziende OSAT, specialisti delle interfacce e fornitori emergenti di interconnessioni ottiche.

Intel Intel combina piattaforme di packaging avanzato, prodotti per processori e ambizioni nel settore delle fonderie. Il suo rapporto annuale 2024 identifica la fabbricazione dei wafer, il packaging, i chiplet e il software e i servizi come componenti strategici, posizionando il packaging avanzato come elemento di differenziazione per Intel Foundry ^{[7]Intel Corporation. sec.gov}. EMIB e Foveros offrono percorsi complementari per l'integrazione orizzontale e verticale dei chiplet, compresi un passo dei bump EMIB di 45 µm e il bonding diretto in rame Foveros con passo di 9 µm.

AMD AMD basa la propria posizione su processori per server e architetture di acceleratori basati su chiplet. La piattaforma EPYC combina più die di calcolo Zen 4 con un die centrale di I/O mediante collegamenti GMI3, dimostrando i vantaggi in termini di prestazioni e costi di un approccio proprietario maturo ai chiplet. AMD è inoltre membro fondatore del consiglio direttivo di UCIe, il che le conferisce un'influenza nell'ecosistema degli standard aperti ^{[1]UCIe Consortium. uciexpress.org}.

NVIDIANVIDIA partecipa attraverso la domanda di acceleratori per l’IA, dove la densità dei package, l’integrazione HBM e le architetture scale-up ad alta larghezza di banda rendono le interconnessioni avanzate strategiche dal punto di vista commerciale. NVIDIA è membro fondatore del consiglio di UCIe ^{[1]UCIe Consortium. uciexpress.org}. La sua forza competitiva dipende dalla domanda di piattaforme per acceleratori e dall’accesso alla capacità di packaging avanzato, anziché da un modello autonomo di concessione in licenza di proprietà intellettuale aperta.

TSMC TSMC è strategicamente importante perché la capacità di packaging avanzato trasforma i progetti di chiplet delle aziende fabless in hardware prodotto su larga scala. In qualità di membro fondatore del consiglio di UCIe, TSMC svolge un ruolo diretto in un ecosistema che richiede supporto ai processi della fonderia, implementazione del package e qualificazione delle interfacce ^{[1]UCIe Consortium. uciexpress.org}. I suoi servizi di packaging avanzato occupano una posizione critica tra la progettazione dei chiplet e la produzione ad alto volume per l’IA e l’HPC.

Samsung Samsung partecipa attraverso le proprie capacità nella fonderia, nel packaging avanzato e nella memoria. La sua adesione a UCIe posiziona l’azienda in modo da servire i clienti della fonderia che perseguono interfacce aperte per chiplet, mentre le sue risorse nel packaging e nelle memorie HBM sono rilevanti per gli assemblaggi di acceleratori per l’IA ^{[1]UCIe Consortium. uciexpress.org}.

Broadcom Broadcom apporta competenze nelle comunicazioni ad alta velocità e un’esposizione agli ASIC per il networking. Il suo ruolo è più forte nei casi in cui il silicio personalizzato richiede un’integrazione densa di funzioni di calcolo, memoria e I/O ad alta velocità per infrastrutture hyperscale.

Marvell Marvell fornisce capacità nell’ambito della connettività e del silicio personalizzato, rilevanti per le architetture dei data center e delle reti. La sua rilevanza competitiva deriva dalle competenze nelle interfacce ad alta velocità e dalla partecipazione a carichi di lavoro in cui l’impiego dei chiplet è legato ai requisiti di larghezza di banda del cloud e delle reti.

Cadence Cadence fornisce capacità EDA e di proprietà intellettuale necessarie per l’implementazione e la verifica delle interfacce. L’azienda beneficia della crescente complessità di progettazione associata alla pianificazione dei package multi-die, all’integrità del segnale, alla validazione dei protocolli e alla co-progettazione a livello di sistema.

Synopsys Synopsys compete attraverso la proprietà intellettuale per semiconduttori e le capacità di progettazione di circuiti integrati 3D. Con la crescente diffusione delle interfacce aperte per chiplet, la sua proposta di valore si concentra sulla possibilità per i clienti di combinare proprietà intellettuale validate con flussi di lavoro di implementazione e verifica.

Alphawave Semi Alphawave Semi si concentra sulla connettività ad alta velocità e sulla proprietà intellettuale PHY die-to-die per applicazioni di IA, HPC e data center. La sua opportunità competitiva dipende dalla domanda di proprietà intellettuale per la connettività, portabile tra diverse fonderie e allineata agli standard, in grado di ridurre i tempi di sviluppo dei progetti eterogenei.

Siemens EDA/Mentor Siemens EDA/Mentor partecipa attraverso strumenti di co-progettazione chip-package, simulazione e progettazione orientata alla producibilità. La sua rilevanza aumenta con l’integrazione dei vincoli fisici del package, inclusi il comportamento termico e il posizionamento dei micro-bump, nelle prestazioni del sistema, anziché considerarli semplici dettagli dell’implementazione a valle.

Amkor Amkor è posizionata come operatore nel packaging avanzato e nell’assemblaggio e collaudo conto terzi (OSAT). L’azienda può beneficiare dei casi in cui i clienti ricercano alternative o complementi alla capacità di packaging interna delle fonderie, in particolare per requisiti di assemblaggio fan-out, con interposer e multi-die.

ASE ASE è membro fondatore del consiglio di UCIe e un importante operatore nel packaging avanzato e nei test ^{[1]UCIe Consortium. uciexpress.org}. La sua posizione è rafforzata dalla necessità di trasferire i progetti interoperabili basati su chiplet dalla specifica alla produzione qualificata di assemblaggi system-in-package su scala industriale.

Ayar Labs Ayar Labs rappresenta il segmento dei disruptor nelle interconnessioni ottiche. Il chiplet di I/O ottico TeraPHY da 8 Tbps conforme a UCIe affronta le architetture di scale-up per l'IA, nelle quali i collegamenti elettrici presentano limitazioni in termini di larghezza di banda, portata o consumo energetico. La sfida commerciale dell'azienda consiste nel trasformare le capacità ottiche in implementazioni qualificate e scalabili a livello di package e di sistema.

Rambus Rambus opera attraverso capacità negli ambiti delle interfacce di memoria ad alta velocità e degli IP per semiconduttori. La sua rilevanza è legata al ruolo della memoria HBM e della connettività di memoria ad alte prestazioni nei package degli acceleratori per l'IA, dove l'affidabilità dell'interfaccia e la larghezza di banda sono fondamentali per il throughput del sistema.

Recenti sviluppi del settore

• Rilascio della specifica UCIe 3.0, agosto 2025. Il consorzio UCIe ha rilasciato UCIe 3.0 con prestazioni di 64 GT/s e funzionalità avanzate di gestione. Il rilascio si basa sul supporto al packaging 3D introdotto in UCIe 2.0 ed estende la base tecnica per la connettività aperta dei chiplet.
• Rilascio della specifica UCIe 2.0, agosto 2024. UCIe 2.0 ha introdotto il supporto UCIe-3D per l'ibridazione mediante bonding, funzionalità DFx di gestione e un'architettura di debug per i sistemi multi-chiplet, nonché framework di conformità volti a migliorare la validazione dell'interoperabilità.
• Annuncio del chiplet ottico UCIe di Ayar Labs, marzo 2025. Ayar Labs ha annunciato TeraPHY come chiplet di I/O ottico da 8 Tbps con un'interfaccia elettrica UCIe per le architetture di scale-up dell'IA. L'azienda ha inoltre descritto configurazioni SuperNova con sorgente luminosa remota, in grado di supportare una larghezza di banda bidirezionale fino a un petabit al secondo.
• Assegnazione di finanziamenti CHIPS for America per il packaging avanzato, novembre 2024. Il NIST ha annunciato finanziamenti fino a 300 milioni di dollari USA per la ricerca e sviluppo di substrati e materiali destinati al packaging avanzato, comprese assegnazioni riguardanti substrati con anima in vetro, substrati con anima in silicio per il packaging dell'IA e dell'HPC e lo sviluppo del packaging fan-out.
• Annuncio di finanziamenti per la ricerca e sviluppo del NAPMP, ottobre 2024. Il Department of Commerce ha annunciato finanziamenti NAPMP per la ricerca e sviluppo fino a 1,6 miliardi di dollari USA, destinati ad apparecchiature, strumenti, processi, distribuzione dell'alimentazione, gestione termica, fotonica e tecnologia dei connettori RF, chiplet e co-progettazione/EDA.
• Sviluppo del programma NGMM della DARPA, 2024. La DARPA ha proseguito il programma NGMM con la University of Texas at Austin e il Texas Institute for Electronics per istituire capacità nazionali di ricerca e sviluppo e di produzione pilota nell'ambito dell'integrazione 3D eterogenea.