Mercado de interconexión de chiplets Tamaño y Compartir 2026-2035

Tamaño del mercado de interconexión de chiplets

El mercado mundial de interconexión de chiplets estaba valorado en 2,170 millones de USD en 2025 y se prevé que alcance 2,890 millones de USD en 2026 y 41,200 millones de USD en 2035, con una expansión a una tasa de crecimiento anual compuesta (TCAC) de aproximadamente 34,36 % durante 2026–2035. El mercado abarca enlaces eléctricos y ópticos entre matrices, SerDes y señalización paralela, modelos de protocolo abiertos y propietarios, IP de capa física (PHY) y de controlador/protocolo, así como hardware de encapsulado habilitador, incluidos interposers de silicio, puentes integrados y plataformas orgánicas o de capa de redistribución fan-out.

La adopción de chiplets modifica la economía del diseño de procesadores, ya que las funciones de computación, E/S, memoria, analógicas y de aceleración ya no tienen que compartir un mismo nodo de proceso ni una única matriz de gran tamaño. La arquitectura EPYC de cuarta generación de AMD ilustra este modelo: hasta 12 matrices de computación Zen 4 de 5 nm se conectan a una matriz de E/S mediante enlaces GMI3 que funcionan a 32 Gbps, lo que permite mantener la función de E/S en un nodo de fabricación más económico ^{[2]Advanced Micro Devices, amd.com}. La consecuencia comercial es que cada diseño desagregado introduce un conjunto de requisitos de interfaz entre matrices que abarca la señalización física, el control de protocolos, el encaminamiento en el encapsulado, la validación y el codiseño térmico.

UCIe se ha convertido en un mecanismo central para ampliar el mercado potencial más allá de las interfaces desarrolladas internamente. El consorcio se constituyó en 2022 con 12 miembros fundadores de su consejo, entre ellos AMD, Intel, NVIDIA, Qualcomm, Samsung, TSMC, Arm, Google Cloud, Meta, Microsoft, Alibaba y ASE ^{[1]UCIe Consortium, uciexpress.org}. Sus especificaciones se han ampliado desde la E/S entre matrices en 2D y 2,5D de UCIe 1.x hasta la compatibilidad con encapsulados 3D en UCIe 2.0 y una capacidad de 64 GT/s en UCIe 3.0, publicada en agosto de 2025.

Los aceleradores de IA y los sistemas de computación de alto rendimiento (HPC) son los principales centros de demanda a corto plazo, ya que su rendimiento depende del movimiento de datos entre bloques de computación y memoria de alto ancho de banda dentro de encapsulados estrechamente integrados. La política estadounidense refleja la importancia estratégica de esta capa de encapsulado: el National Advanced Packaging Manufacturing Program respalda trabajos en sustratos avanzados, fotónica, gestión térmica, chiplets y codiseño, mientras que el Department of Commerce anunció hasta 1,600 millones de USD en financiación para I+D del NAPMP en cinco áreas tecnológicas de encapsulado avanzado. Del mismo modo, el programa NGMM de DARPA considera la integración heterogénea 3D un elemento fundamental para la fabricación de microelectrónica de defensa y comercial.

La restricción de suministro se concentra cada vez más en el encapsulado, y no únicamente en el diseño lógico. NAPMP identifica el encapsulado avanzado como un habilitador esencial de los avances recientes en IA, y la hoja de ruta de Intel demuestra la trayectoria de densidad mediante un pitch de bumps EMIB de 45 µm y la unión de cobre Foveros Direct de 9 µm. Esto convierte la pila de interconexión de chiplets en una capa de inversión por derecho propio: la IP PHY, la IP de protocolo, los dies puente, los interposers y las herramientas de validación del encapsulado adquieren relevancia a medida que un procesador pasa de un diseño monolítico a un ensamblaje multidie. La estandarización amplía aún más esta oportunidad al permitir que los proveedores de IP de terceros se dirijan a sockets de interfaz reutilizables, en lugar de a la estructura propietaria de un único cliente. El principal riesgo es que la capacidad de encapsulado, el rendimiento térmico y la interoperabilidad deben escalar al mismo ritmo que la demanda de capacidad de computación; de lo contrario, el encapsulado avanzado se convierte en el cuello de botella del rendimiento del hardware de IA.

Principales impulsores

Demanda de integración heterogénea El encapsulado multidie ofrece a los diseñadores de semiconductores una vía práctica para combinar funciones con requisitos diferentes en materia de nodos, rendimiento y fiabilidad. EMIB de Intel conecta chiplets adyacentes mediante puentes de silicio integrados localmente con un pitch de bumps de 45 µm, mientras que Foveros Direct permite la unión de cobre cara a cara con un pitch de 9 µm ^{[3]Intel Corporation, intel.com}. Estas plataformas demuestran que la densidad de interconexión es ahora una variable de diseño que determina qué funciones pueden separarse sin perder las ventajas de latencia y ancho de banda asociadas anteriormente a un die monolítico.

Los programas gubernamentales refuerzan la misma orientación tecnológica. NAPMP prioriza los sustratos avanzados, la fotónica, la gestión térmica, los ecosistemas de chiplets y el codesarrollo, porque el encapsulado avanzado es cada vez más necesario para convertir el rendimiento de los dies de vanguardia en sistemas desplegables. La iniciativa NGMM de DARPA amplía esta lógica a la I+D nacional en integración heterogénea 3D y a la producción piloto. Este apoyo es importante para el mercado de la interconexión, ya que la capacidad de encapsulado no puede separarse de la validación de interfaces, el desarrollo de materiales y la automatización del diseño.

Optimización de costes en nodos avanzados Los chiplets permiten que las funciones de computación de alto valor utilicen nodos avanzados, al tiempo que mantienen la E/S y otras funciones en nodos menos costosos.

En la arquitectura EPYC Genoa de AMD, las matrices de cómputo de 5 nm se comunican con una matriz central de E/S mediante enlaces GMI3, lo que demuestra cómo la estructura de interconexión permite utilizar distintos procesos de fabricación dentro de un único procesador. La propuesta de valor es más sólida en el caso de los procesadores grandes, en los que un defecto en una matriz monolítica puede destruir un valor de oblea de nodo más avanzado superior al que destruiría un defecto en un chiplet más pequeño que pueda probarse por separado.

Este modelo desplaza el gasto hacia las capas físicas (PHY) de matriz a matriz, los protocolos, el enrutamiento del encapsulado y las herramientas de codiseño. Una arquitectura basada en chiplets puede reducir la cantidad de silicio de vanguardia necesaria para las funciones periféricas, pero también aumenta el número de interfaces que deben cumplir simultáneamente los requisitos de consumo energético, latencia, fiabilidad y fabricabilidad. Por tanto, el contenido de interconexión aumenta con la desagregación funcional, incluso cuando la superficie total de silicio no lo hace.

Escalabilidad de las cargas de trabajo de IA y HPC Los aceleradores de IA requieren conexiones densas entre los bloques de cómputo y la memoria de alto ancho de banda, por lo que el ancho de banda a nivel de encapsulado determina el rendimiento utilizable del sistema. El NIST afirma que los avances recientes en IA no habrían sido posibles sin el encapsulado avanzado, mientras que el Departamento de Comercio incluye la fotónica y la tecnología de conectores de RF entre las cinco áreas de I+D del NAPMP. La demanda del mercado es más intensa allí donde no es posible aprovechar eficazmente una mayor capacidad de cómputo sin un aumento correspondiente del movimiento de datos dentro y fuera del encapsulado.

El objetivo de Intel de alcanzar un billón de transistores por encapsulado en 2030 pone de relieve la importancia de los encapsulados de mayor densidad para el mercado de la interconexión ^{[3]Intel Corporation, intel.com}. A medida que los encapsulados incorporan más matrices, el reto consiste en coordinar el suministro eléctrico, las rutas térmicas, el enrutamiento físico y el comportamiento de los protocolos en un sistema en encapsulado de mayor tamaño. Esto favorece a los proveedores capaces de ofrecer soluciones validadas, en lugar de bloques de interfaz aislados.

Mejora del rendimiento y flexibilidad del diseño La separación de funciones en chiplets puede mejorar la flexibilidad del diseño, ya que el cómputo, la caché, la E/S y los aceleradores especializados pueden optimizarse de forma independiente antes del ensamblaje final. El enfoque Foveros 2.5D de Intel utiliza una matriz base pasiva con matrices activas enfrentadas, lo que permite combinar funciones de distintos nodos en un único encapsulado ^{[3]Intel Corporation, intel.com}. La arquitectura resulta valiosa cuando un diseño integrado debe equilibrar la densidad de cómputo de vanguardia con funciones periféricas sensibles a los costes o intensivas en componentes analógicos.

El beneficio es condicional, no automático. Cualquier ventaja en el rendimiento derivada del uso de matrices más pequeñas puede verse anulada si el ensamblaje del encapsulado, la fiabilidad de los microbumps o la gestión térmica provocan fallos en una fase avanzada del flujo de fabricación. Por este motivo, la capacidad de cualificación de interfaces y encapsulados adquiere importancia comercial junto con el rendimiento a nivel de oblea.

Estandarización del ecosistema e interconexiones abiertas UCIe reduce el coste de integrar un ecosistema de chiplets de múltiples proveedores al definir elementos físicos, de protocolo y de pila de software comunes para las conexiones de matriz a matriz ^{[1]UCIe Consortium, uciexpress.org}. UCIe 2.0 añadió compatibilidad con UCIe-3D, una arquitectura de capacidad de gestión DFx y marcos de pruebas de conformidad destinados a mejorar la validación de la interoperabilidad. Posteriormente, UCIe 3.0 elevó el rendimiento a 64 GT/s en agosto de 2025.

El efecto comercial del estándar es más significativo para los proveedores de IP y EDA. Una interfaz reutilizable compatible con UCIe puede atender a múltiples clientes y programas de fundición, mientras que las interfaces propietarias suelen estar vinculadas a la hoja de ruta de un único procesador. El anuncio de Ayar Labs de marzo de 2025 sobre un chiplet óptico de E/S compatible con UCIe y de 8 Tbps ilustra cómo una interfaz eléctrica abierta puede ofrecer un punto de entrada a nuevas tecnologías ópticas en arquitecturas de escalado de IA.

Principales restricciones

Interoperabilidad incompleta UCIe ha establecido una dirección común para la integración de chip a chip, pero una especificación abierta no hace que los chiplets sean intercambiables por sí sola. UCIe 2.0 introdujo marcos de cumplimiento e indicó que la interoperabilidad entre distintos proveedores de PHY aún no se había validado a escala. Los diseñadores todavía deben cualificar el comportamiento combinado de las implementaciones de PHY, los controladores de protocolo, los sustratos de encapsulado, las redes de suministro eléctrico y las funciones de gestión del sistema.

Esta restricción es especialmente relevante para los clientes que intentan obtener chiplets a través de los límites entre organizaciones y fundiciones. Las grandes empresas integradas pueden seguir optimizando tejidos propietarios en torno a sus propios productos, mientras que los diseñadores más pequeños afrontan una mayor carga de verificación al ensamblar componentes heterogéneos. La transición de una especificación estándar a una interoperabilidad ampliamente demostrada determinará la rapidez con la que las interfaces abiertas se extiendan más allá de los primeros usuarios.

Limitaciones de gestión térmica y de potencia Las interconexiones de paso más fino y el apilamiento más denso incrementan la carga de gestión térmica dentro del encapsulado. Intel identifica la deformación térmica como un reto que sus enfoques de encapsulado híbrido EMIB y Foveros deben abordar mediante ingeniería estructural ^{[3]Intel Corporation, intel.com}. NAPMP enumera por separado el suministro eléctrico y la gestión térmica como áreas prioritarias de investigación y desarrollo, lo que indica que estas limitaciones siguen siendo relevantes a escala sectorial.

La restricción se intensifica a medida que los encapsulados pasan de la integración horizontal 2.5D a estructuras 3D más densas. Un mayor ancho de banda por unidad de superficie, un mayor número de matrices activas y pasos de unión más estrechos pueden mejorar el rendimiento del sistema, pero también generan requisitos más exigentes de extracción de calor, estabilidad mecánica y fiabilidad a largo plazo. Por tanto, la capacidad térmica probablemente determinará qué arquitecturas pueden fabricarse a escala, en lugar de limitarse a afectar al coste del encapsulado.

La gestión térmica sigue una trayectoria diferente.

No mejora de forma pasiva a medida que proliferan los estándares, porque los factores de crecimiento del mercado —un mayor número de matrices por encapsulado, un paso más reducido y una mayor densidad de ancho de banda— también intensifican los gradientes térmicos y la tensión mecánica. El enfoque de NAPMP en el suministro de energía y la gestión térmica, junto con la respuesta de ingeniería de Intel frente a la deformación térmica, indica que el codesarrollo de la matriz, el encapsulado, los materiales y la refrigeración seguirá siendo una capacidad escasa ^{[3]Intel Corporation, intel.com}. Esta asimetría favorece a proveedores de encapsulado integrado como Intel Foundry, TSMC y Amkor, que pueden captar trabajos de mayor valor cuando la arquitectura del encapsulado y la cualificación térmica son inseparables. Los proveedores exclusivamente de propiedad intelectual mantienen un modelo de licencias más escalable, pero su éxito comercial dependerá cada vez más de demostrar que sus interfaces pueden funcionar dentro de los límites térmicos y de potencia establecidos por los integradores de encapsulados.

Análisis del segmento del mercado de interconexión de chiplets

Por tipo de interconexión

Interconexiones eléctricas Las interconexiones eléctricas representaron 1,344.81 millones de USD en 2025 y se prevé que alcancen 1,777.52 millones de USD en 2026 y 23,648.93 millones de USD en 2035, con una TCAC del 33,32%. Su escala refleja la base instalada de microprotuberancias de cobre, capas de redistribución, vías a través del silicio y enlaces eléctricos de corto alcance utilizados en los encapsulados actuales de procesadores, aceleradores y memorias integradas HBM. La segunda generación de EMIB de Intel reduce el paso entre protuberancias de 55 µm a 45 µm, lo que aumenta la densidad de los chiplets dispuestos horizontalmente ^{[3]Intel Corporation, intel.com}.

Los enlaces eléctricos siguen siendo preferibles para las conexiones de corto alcance y alta densidad, ya que los procesos de encapsulado consolidados pueden admitir grandes matrices de conductores paralelos con una latencia reducida. Su crecimiento más lento en comparación con las interconexiones ópticas no indica un desplazamiento en el enrutamiento central del encapsulado; refleja, en cambio, la creciente necesidad de arquitecturas ópticas cuando el alcance, el ancho de banda agregado y las limitaciones energéticas superan los límites prácticos del cobre.

Interconexiones ópticas Se prevé que las interconexiones ópticas aumenten de 822.82 millones de USD en 2025 a 1,109.94 millones de USD en 2026 y 17,551.29 millones de USD en 2035, con una TCAC del 35,90%. Ayar Labs anunció TeraPHY en marzo de 2025 como un chiplet óptico de E/S compatible con UCIe de 8 Tbps. Su interfaz eléctrica UCIe proporciona un puente entre la conectividad eléctrica a escala de chiplet y la transmisión fotónica para sistemas de escalado de IA ^{[4]Ayar Labs, ayarlabs.com}.

El crecimiento del segmento óptico está vinculado al escalado a nivel de sistema, no a una sustitución generalizada del cableado eléctrico dentro del encapsulado. La integración de TeraPHY con las fuentes de luz remotas SuperNova, demostrada en una configuración compatible con un ancho de banda bidireccional de hasta un petabit por segundo, pone de manifiesto la relevancia de los chiplets ópticos cuando las redes de aceleradores deben extenderse más allá de un único encapsulado ^{[4]Ayar Labs, ayarlabs.com}. El enfoque de NAPMP en la tecnología de conectores, incluida la fotónica, respalda asimismo esta dirección.

Por arquitectura de señalización

Interconexiones basadas en SerDesLas interconexiones basadas en SerDes generaron 1,182 millones 350 mil USD en 2025 y se prevé que alcancen 19,611 millones 300 mil USD en 2035, con una expansión a una tasa de crecimiento anual compuesta (TCAC) del 32,54%. Siguen siendo importantes para los enlaces serie de alta velocidad, la comunicación a nivel de zócalo y las funciones de E/S de mayor alcance. La arquitectura EPYC de AMD emplea capacidad SerDes PCIe Gen 5 para la conectividad externa y entre zócalos, lo que demuestra el papel continuado de la señalización serie en torno a un procesador basado en chiplets.

Su crecimiento es inferior al de las arquitecturas paralelas porque muchas conexiones de alta densidad entre matrices se producen a distancias extremadamente cortas sobre interposers y puentes. En esos entornos, una interfaz paralela amplia puede proporcionar un ancho de banda agregado sin las contrapartidas de consumo energético y complejidad asociadas a la serialización y recuperación de cada flujo de datos.

Interconexiones basadas en interfaces paralelas Se prevé que las arquitecturas basadas en interfaces paralelas crezcan desde 985 millones 280 mil USD en 2025 hasta 21,588 millones 920 mil USD en 2035, con una TCAC de arquitectura líder del segmento del 36,25%. UCIe está diseñado en torno a los requisitos de E/S entre matrices de corto alcance para encapsulados estándar y avanzados. La arquitectura se adapta a configuraciones con interposer de silicio y puentes integrados, en las que las rutas cortas y los pasos reducidos permiten soportar un gran número de carriles eléctricos simultáneos.

La señalización paralela se beneficia directamente de las mismas tendencias de densidad de encapsulado que impulsan los aceleradores de IA. A medida que los encapsulados integran más bloques de computación y pilas HBM, las interfaces anchas de corto alcance pueden proporcionar un alto rendimiento agregado y evitar al mismo tiempo el coste energético de la serialización repetida. El requisito comercial ya no es cada vez más un enlace genérico de alta velocidad, sino una interfaz paralela cualificada que funcione con una tecnología de encapsulado específica y un entorno de diseño de una fundición.

Por modelo de protocolo

Protocolos de estándar abierto Se prevé que los protocolos de estándar abierto crezcan desde 847 millones 340 mil USD en 2025 hasta 19,116 millones 900 mil USD en 2035, con la TCAC más alta de todas las dimensiones de segmentación: 36,68%. UCIe constituye actualmente el principal referente del ecosistema, con más de 130 empresas miembros y una trayectoria normativa que ahora incluye compatibilidad con encapsulados 3D, arquitectura de gestión, pruebas de conformidad y un rendimiento de 64 GT/s.

La prima de crecimiento refleja la importancia económica de reducir el riesgo de integración y verificación. Los protocolos abiertos son especialmente relevantes cuando un cliente busca propiedad intelectual reutilizable, abastecimiento de múltiples proveedores o un flujo de diseño portable entre fundiciones. La limitación es que la interoperabilidad debe demostrarse en entornos reales de silicio y encapsulado, no especificarse únicamente a nivel de estándar.

Protocolos propietarios entre matrices Las interfaces propietarias representaron 1,320 millones 290 mil USD en 2025 y se prevé que alcancen 22,083 millones 320 mil USD en 2035, con una TCAC del 32,63%. Su mayor base en 2025 refleja las arquitecturas instaladas de los principales proveedores de procesadores y aceleradores, que utilizan interfaces optimizadas internamente para cumplir sus propios requisitos de rendimiento y coherencia. Los enlaces GMI3 de AMD en EPYC ejemplifican una interconexión propietaria optimizada dentro de una arquitectura de producto más amplia.

Es probable que los protocolos propietarios sigan siendo importantes para los sistemas integrados de vanguardia, especialmente cuando la diferenciación del rendimiento depende de un hardware y un software estrechamente integrados. Sin embargo, su tasa de crecimiento es inferior a la de los estándares abiertos porque los costes de desarrollo propietario y la dependencia del ecosistema resultan menos atractivos cuando las interfaces estándar cualificadas pueden abordar una gama más amplia de combinaciones de chiplets.

Por capa de propiedad intelectual de interconexión

Propiedad intelectual de capa física (PHY IP)La IP PHY se prevé que aumente de 1,313,64 millones de USD en 2025 a 22,660,12 millones de USD en 2035, con una tasa de crecimiento anual compuesta (TCAC) del 33,06 %. Esta capa incluye el acondicionamiento de señales eléctricas, la calibración, la sincronización, la recuperación de datos y las funciones de conversión electroóptica.

La capacidad PHY es obligatoria en todas las conexiones entre chiplets, lo que explica su amplia base de ingresos.

El reto técnico está cada vez más vinculado al contexto del encapsulado. Una PHY diseñada para un paso de microbumps, un sustrato, un perfil de pérdidas del canal o un entorno térmico determinados puede requerir una adaptación considerable para otro contexto. Por ello, los proveedores compiten no solo en rendimiento de señal, sino también en portabilidad de procesos, modelado adaptado al encapsulado y soporte de verificación.

IP de control y protocolos Se prevé que la IP de control y protocolos aumente de 853,99 millones de USD en 2025 a 18,540,10 millones de USD en 2035, con una TCAC del 36,13 %. Incluye las funciones de control del enlace, adaptación de protocolos, gestión, coherencia y control de flujo necesarias para que múltiples matrices funcionen como un sistema integrado. La arquitectura DFx de UCIe 2.0 demuestra la creciente importancia de la gestión y la visibilidad del ciclo de vida en los sistemas con múltiples chiplets.

La mayor tasa de crecimiento en comparación con la IP PHY indica que la complejidad del sistema está trasladándose a niveles superiores. A medida que los encapsulados incorporan más matrices y funciones más heterogéneas, el valor diferencial se desplaza hacia la gestión de la coherencia, la traducción de protocolos, el tratamiento de errores y la observabilidad en todo el conjunto. Esto genera una ventaja comercial para los proveedores capaces de combinar una PHY validada con IP de control y materiales de integración.

Por hardware habilitador de interconexión

Interposers de silicio Se prevé que los interposers de silicio crezcan de 1,024,93 millones de USD en 2025 a 19,776,11 millones de USD en 2035, con una TCAC del 34,56 %. Proporcionan un enrutamiento de alta densidad para encapsulados de alto rendimiento que requieren un acoplamiento estrecho entre matrices de computación, memoria y módulos de E/S. Intel presenta EMIB como un medio para proporcionar conectividad de gran ancho de banda entre chiplets grandes sin utilizar un interposer de silicio completo, lo que confirma la importancia del interposer como arquitectura de referencia para la integración de alta densidad ^{[3]Intel Corporation, intel.com}.

El segmento sigue siendo fundamental para los encapsulados de IA y HPC, ya que su densidad de enrutamiento y sus características eléctricas permiten conexiones exigentes entre matrices. Su principal desventaja es el coste y la complejidad del encapsulado, lo que fomenta enfoques de hardware alternativos cuando solo se necesita un enrutamiento localizado de alta densidad.

Puentes de silicio integrados Se prevé que los puentes de silicio integrados crezcan de 788,28 millones de USD en 2025 a 17,468,89 millones de USD en 2035, con una TCAC del 36,44 %. EMIB demuestra cómo los puentes localizados pueden conectar chiplets adyacentes sin colocar un interposer de silicio de área completa debajo del encapsulado ^{[3]Intel Corporation, intel.com}. La arquitectura puede reducir el uso de silicio y mantener al mismo tiempo una conectividad de alta densidad en las regiones donde más se necesita.

Su tasa de crecimiento superior a la del mercado refleja una necesidad más amplia de equilibrar la densidad del encapsulado con el coste de los materiales y el diseño térmico. Las arquitecturas basadas en puentes son especialmente relevantes cuando un interposer completo añadiría un área innecesaria o complicaría la estructura mecánica y térmica de un encapsulado grande con múltiples matrices.

Interposers orgánicos y RDL fan-out Se prevé que los interposers orgánicos y el RDL fan-out aumenten de 354,42 millones de USD en 2025 a 3,955,22 millones de USD en 2035, con una TCAC del 27,20 %. Su menor coste los hace relevantes para aplicaciones que no requieren la máxima densidad de enrutamiento de los interposers de silicio. El NIST concedió financiación a la Arizona State University para el desarrollo de encapsulados fan-out a nivel de oblea de 300 mm y a nivel de panel de 600 mm en el marco del programa NAPMP.

El crecimiento más lento del segmento refleja la brecha entre las plataformas de encapsulado eficientes en costes y los requisitos extremos de densidad de ancho de banda de los principales aceleradores de IA. El segmento mantiene un papel relevante en aplicaciones de automoción, industriales, de consumo y otras sensibles a los costes, en las que la economía del encapsulado puede prevalecer sobre la necesidad de utilizar el paso de interconexión más reducido posible.

Por uso final

Computación de alto rendimiento Se prevé que la computación de alto rendimiento (HPC) crezca de 313,48 millones de USD en 2025 a 5,438,43 millones de USD en 2035, con una tasa aproximada del 33,14%. Las cargas de trabajo científicas, de defensa y de modelización a gran escala requieren una integración densa de las funciones de computación, memoria y E/S. El programa NGMM de DARPA tiene como objetivo explícito la integración heterogénea en 3D, relevante para aplicaciones de HPC de seguridad nacional y comerciales.

Aceleradores de inteligencia artificial y aprendizaje automático Los aceleradores de IA y aprendizaje automático (IA/AA) representan el segmento de uso final de mayor crecimiento, al pasar de 423,60 millones de USD en 2025 a 9,888,05 millones de USD en 2035, con una tasa aproximada del 37,15%. La demanda procede de encapsulados que deben conectar tiles de computación y HBM con una elevada densidad, manteniendo al mismo tiempo la eficiencia energética. El enfoque del NAPMP en el encapsulado avanzado, la fotónica y los sistemas basados en chiplets refleja la dependencia del rendimiento de la IA respecto de estas capacidades a nivel de encapsulado.

Infraestructura de centros de datos y nube Se prevé que la infraestructura de centros de datos y nube se expanda de 439,61 millones de USD en 2025 a 8,652,05 millones de USD en 2035, con una tasa aproximada del 34,83%. El despliegue de la nube genera una demanda recurrente de CPU basadas en chiplets, aceleradores de IA, silicio para redes y la capacidad de encapsulado avanzado necesaria para producirlos.

ASIC de redes y conmutación Se prevé que los ASIC de redes aumenten de 287,96 millones de USD en 2025 a 5,356,03 millones de USD en 2035, con una tasa aproximada del 34,07%. Estos diseños requieren que las funciones de E/S de alta velocidad, procesamiento de paquetes, memoria y conmutación coexistan dentro de estrictas limitaciones de potencia y ancho de banda, lo que respalda la demanda de arquitecturas de interconexión tanto serie como paralela de corto alcance.

Electrónica de automoción Se prevé que la demanda del sector de la automoción crezca de 230,02 millones de USD en 2025 a 3,996,42 millones de USD en 2035, con una tasa aproximada del 33,16%. UCIe 1.1 añadió extensiones de fiabilidad para automoción y de encapsulado optimizado en costes, lo que indica que los requisitos de interoperabilidad de los chiplets se están extendiendo a aplicaciones con ciclos de homologación más largos y limitaciones de fiabilidad.

Computación de consumo Se espera que la computación de consumo aumente de 179,78 millones de USD en 2025 a 3,213,62 millones de USD en 2035, con una tasa aproximada del 33,54%. El uso por parte de AMD de diseños de matrices de computación Zen 4 en EPYC y Ryzen demuestra cómo los diseños reutilizables basados en chiplets pueden extenderse a distintas categorías de productos. La adopción sigue siendo sensible al coste del encapsulado, lo que limita el uso de las arquitecturas más costosas basadas en interposers en productos de consumo de gran volumen.

Computación industrial y en el extremo de la red Se prevé que la computación industrial y en el extremo de la red se expanda de 154,57 millones de USD en 2025 a 2,678,01 millones de USD en 2035, con una tasa aproximada del 33,12%. Estos despliegues priorizan la fiabilidad, la flexibilidad de integración y la gestión del ciclo de vida, lo que respalda la demanda de arquitecturas basadas en chiplets cuando es necesario combinar funciones especializadas de procesamiento o memoria dentro de diseños de sistemas con restricciones.

Otros Se prevé que otras aplicaciones, incluidas la electrónica médica, la infraestructura de comunicaciones y los sistemas relacionados con la industria aeroespacial, crezcan de 138,61 millones de USD en 2025 a 1,977,61 millones de USD en 2035, con una tasa aproximada del 30,38%.

El rendimiento relativo de la propiedad intelectual de controladores y protocolos frente a la propiedad intelectual de PHY es especialmente importante. PHY sigue siendo indispensable y conserva una base de ingresos mayor, pero el acondicionamiento de la señal por sí solo no resuelve la complejidad a nivel de sistema de un encapsulado con múltiples chiplets. La incorporación de compatibilidad con 3D y capacidad de gestión de DFx en UCIe 2.0 pone de manifiesto la creciente importancia de la gestión del ciclo de vida y de la interoperabilidad. Por tanto, la posición más sólida corresponde a los proveedores capaces de ofrecer PHY paralelo y propiedad intelectual de controladores y protocolos alineados con UCIe, validarlos en múltiples PDK de fundiciones y proporcionar los materiales de verificación necesarios para la implementación del encapsulado. Las interfaces ópticas añaden un vector de crecimiento independiente cuando el alcance del sistema o las exigencias energéticas superan el rango práctico del cobre, como demuestra el chiplet de E/S óptica de 8 Tbps compatible con UCIe de Ayar Labs ^{[4]Ayar Labs, ayarlabs.com}.

Análisis regional del mercado de interconexión de chiplets

América del Norte

América del Norte registró 924,57 millones de USD en 2025 y se prevé que alcance 1,232,72 millones de USD en 2026, con un crecimiento a una TCAC del 34,48%. La región concentra un valor considerable en el diseño de chiplets sin fábrica propia, las arquitecturas de procesadores patentadas, la propiedad intelectual de PHY y protocolos, el software de EDA y el desarrollo de interconexiones ópticas. También se beneficia de la inversión pública destinada a desarrollar una mayor capacidad nacional de encapsulado avanzado. El Departamento de Comercio ha anunciado hasta 1,600 millones de USD en financiación para I+D del NAPMP destinada a equipos, gestión térmica, tecnología de conectores, chiplets y codesarrollo ^{[5]U.S. Department of Commerce, commerce.gov}.

Estados Unidos sigue siendo especialmente importante para las capas de diseño y propiedad intelectual. Las plataformas EMIB y Foveros de Intel, las arquitecturas de procesadores basadas en chiplets de AMD y el desarrollo de E/S óptica de Ayar Labs evidencian la concentración de la innovación en interconexión en la región. Las ayudas de 300 millones de USD concedidas por NIST a Absolics, Applied Materials y Arizona State University para el encapsulado avanzado indican un esfuerzo por reforzar las capacidades nacionales de sustratos y encapsulado fan-out ^{[6]National Institute of Standards and Technology, nist.gov}. El programa NGMM de DARPA respalda adicionalmente la I+D en integración heterogénea 3D y la infraestructura de producción piloto.

Canadá contribuye mediante sus conocimientos especializados en conectividad de alta velocidad y propiedad intelectual, incluidas las capacidades de Alphawave Semi orientadas a la conexión entre matrices y a SerDes. La limitación estratégica de la región es que la actividad de diseño de alto valor sigue dependiendo materialmente de la capacidad de encapsulado avanzado situada en Asia, especialmente para la producción a gran escala de aceleradores de IA.

Europa

Europa generó 382,89 millones de USD en 2025 y se prevé que alcance 502,84 millones de USD en 2026, con una tasa de crecimiento anual compuesta (TCAC) del 32,46%. Su función se orienta principalmente a la automatización del diseño electrónico (EDA), la propiedad intelectual (IP) de señal mixta y conectividad, el diseño de semiconductores para automoción, la electrónica industrial y la investigación avanzada, más que a la fabricación de interposers de vanguardia a gran volumen.

La demanda de los sectores de automoción e industrial proporciona una base de aplicaciones sólida, ya que estos sectores requieren largos ciclos de cualificación, ingeniería de fiabilidad e integración heterogénea de funciones de procesamiento, detección, conectividad y gestión de la energía. Las extensiones de fiabilidad para automoción de UCIe 1.1 son relevantes para este caso de uso. Sin embargo, la tasa de crecimiento de Europa sigue siendo inferior a la de Norteamérica y Asia-Pacífico porque la región carece de una capacidad de fabricación de encapsulado avanzado comparable en escala.

Asia-Pacífico

Asia-Pacífico registró 704,83 millones de USD en 2025 y se prevé que alcance 949,74 millones de USD en 2026, con la TCAC regional más elevada, del 35,91%. El liderazgo de la región se basa en su concentración de capacidades de fabricación física: los procesos avanzados de fundición, los interposers de silicio, el suministro de HBM, el ensamblaje y las pruebas subcontratados de semiconductores (OSAT) y la producción de encapsulados a gran volumen se concentran en Taiwán, Corea del Sur, Japón, Malasia, Vietnam y otras localizaciones manufactureras regionales.

Taiwán ocupa una posición central en la cadena de suministro gracias a las operaciones de encapsulado avanzado de TSMC y a su papel como miembro fundador de UCIe. Corea del Sur contribuye mediante las capacidades de fundición, encapsulado avanzado y memoria de Samsung, mientras que Japón proporciona una base creciente para la fabricación avanzada de semiconductores y el desarrollo de materiales. El papel fundador de ASE en el consorcio UCIe también refleja la importancia de la participación de los proveedores de OSAT para convertir los estándares de chiplets en productos de sistemas en encapsulado fabricables.

China, India, Australia y los mercados del Sudeste Asiático desempeñan funciones diferentes en el ecosistema regional. China busca alternativas nacionales de encapsulado avanzado bajo restricciones de acceso a la tecnología, mientras que la actividad de semiconductores de India se desarrolla a partir de una base más pequeña de encapsulado y ensamblaje. El crecimiento regional resultante no es uniforme, pero la concentración de la producción líder de encapsulados y memoria garantiza que Asia-Pacífico siga siendo la geografía crítica para la producción a gran volumen.

América Latina

América Latina registró 33,67 millones de USD en 2025 y se prevé que alcance 43,25 millones de USD en 2026, con un crecimiento a una TCAC del 29,57%. El mercado está impulsado principalmente por la demanda, y los ingresos proceden de sistemas importados para centros de datos, redes, consumo y aplicaciones industriales que incorporan procesadores basados en chiplets, más que del diseño local o de la fabricación de encapsulados avanzados.

Brasil y México ofrecen las vías más plausibles a medio plazo para una mayor participación mediante el ensamblaje de productos electrónicos, la demanda regional de centros de datos y la diversificación de la cadena de suministro. Sin embargo, la ausencia de capacidad a gran escala para fabricar interposers de silicio, puentes y encapsulados avanzados limita el papel inmediato de la región en la creación de valor de las interconexiones de chiplets en las fases iniciales de la cadena.

Oriente Medio y África

Oriente Medio y África registraron 121,67 millones de USD en 2025 y se prevé que alcancen 158,91 millones de USD en 2026, con una TCAC del 29,96%. La demanda se concentra en infraestructuras de inteligencia artificial, despliegues de servicios en la nube, telecomunicaciones e importaciones de sistemas de computación de alto rendimiento, más que en la fabricación nacional de chiplets.

Arabia Saudí y los Emiratos Árabes Unidos son los principales centros de demanda, ya que la inversión en inteligencia artificial y centros de datos respalda la adquisición de hardware avanzado para aceleradores. El mercado de la región sigue dependiendo de cadenas de suministro externas de semiconductores, lo que lo hace más vulnerable a las restricciones de capacidad de encapsulado y a las condiciones de acceso a la tecnología que las regiones con ecosistemas consolidados de diseño, fundición u OSAT.

El perfil de crecimiento del 32,46% de Europa pone de relieve las limitaciones de una sólida base tecnológica en las fases posteriores de la cadena sin una escala comparable de empaquetado avanzado. La región puede beneficiarse de la demanda de los sectores de automoción e industrial, así como de las herramientas de diseño, pero no dispone del mismo poder de fabricación sobre los encapsulados de IA de alta densidad. América Latina y Oriente Medio y África (MEA), con tasas del 29,57% y del 29,96%, respectivamente, están más directamente expuestos a la demanda de sistemas importados que a la producción de componentes y encapsulados en las fases iniciales.

Prevemos que la concentración geopolítica mantendrá la inversión en capacidades de empaquetado de Norteamérica impulsada por las políticas públicas. La iniciativa de I+D NAPMP, dotada con 1,600 millones de USD, incluye explícitamente los chiplets, la fotónica, la distribución de energía, la gestión térmica y el codesarrollo, mientras que el programa NGMM de DARPA tiene como objetivo la I+D nacional y la producción piloto de integración heterogénea 3D ^{[5]U.S. Department of Commerce, commerce.gov}. Estas iniciativas abordan un riesgo de la cadena de suministro, pero también crean una oportunidad a largo plazo para los proveedores nacionales de empaquetado capaces de combinar materiales, diseño de encapsulados, ingeniería térmica y cualificación de producción. La cuestión estratégica no es si Norteamérica puede aumentar su capacidad de empaquetado, sino si puede desarrollar un ecosistema comercialmente competitivo con la densidad, el rendimiento y la capacidad de producción necesarios para los encapsulados destinados a aplicaciones de IA a gran escala.

Cuota de mercado y panorama competitivo de la interconexión de chiplets

El mercado presenta una concentración moderada entre los líderes integrados verticalmente de procesadores, fundición y empaquetado. Intel registró el 18,2% de los ingresos de 2025, seguido de AMD, con el 11,4%; NVIDIA, con el 10,7%; TSMC, con el 8,6%; y Samsung, con el 7,4%. En conjunto, las cinco empresas representaron el 56,3% de los ingresos del mercado. El 43,7% restante se distribuye entre licenciantes de propiedad intelectual, proveedores de EDA, empresas OSAT, especialistas en interfaces y proveedores emergentes de interconexión óptica.

Intel Intel combina plataformas de empaquetado avanzado, productos de procesadores y ambiciones en el ámbito de la fundición. Su informe anual de 2024 identifica la fabricación de obleas, el empaquetado, los chiplets y el software y los servicios como componentes estratégicos, y sitúa el empaquetado avanzado como un elemento diferenciador de Intel Foundry ^{[7]Intel Corporation, sec.gov}. EMIB y Foveros ofrecen vías complementarias para la integración horizontal y vertical de chiplets, incluido un paso de bumps de 45 µm en EMIB y la unión directa de cobre de 9 µm en Foveros Direct.

AMD AMD basa su posición en los procesadores para servidores y las arquitecturas de aceleradores basados en chiplets. Su plataforma EPYC combina varias matrices de cálculo Zen 4 con una matriz central de E/S mediante enlaces GMI3, lo que demuestra las ventajas de rendimiento y costes de un enfoque propietario de chiplets maduro. AMD también es miembro fundador de la junta de UCIe, lo que le proporciona influencia en el ecosistema de estándares abiertos ^{[1]UCIe Consortium, uciexpress.org}.

NVIDIA NVIDIA

NVIDIA participa a través de la demanda de aceleradores de IA, donde la densidad del encapsulado, la integración de HBM y las arquitecturas de escalado de gran ancho de banda convierten a las interconexiones avanzadas en un elemento central desde el punto de vista comercial. NVIDIA es miembro fundador del consejo de UCIe ^{[1]UCIe Consortium, uciexpress.org}. Su fortaleza competitiva depende de la demanda de plataformas de aceleradores y del acceso a capacidad avanzada de encapsulado, más que de un modelo independiente de concesión de licencias de propiedad intelectual abierta.

TSMC TSMC es estratégicamente importante porque la capacidad avanzada de encapsulado convierte los diseños de chiplets sin fábrica propia en hardware producido a gran escala. Como miembro fundador del consejo de UCIe, TSMC desempeña un papel directo en un ecosistema que requiere soporte de procesos de fundición, implementación del encapsulado y cualificación de interfaces ^{[1]UCIe Consortium, uciexpress.org}. Sus servicios de encapsulado avanzado ocupan una posición crítica entre el diseño de chiplets y la producción de alto volumen para IA y computación de alto rendimiento (HPC).

Samsung Samsung participa a través de sus capacidades de fundición, encapsulado avanzado y memoria. Su pertenencia a UCIe posiciona a la empresa para atender a clientes de fundición que buscan interfaces abiertas para chiplets, mientras que sus recursos de encapsulado y HBM son relevantes para los ensamblajes de aceleradores de IA ^{[1]UCIe Consortium, uciexpress.org}.

Broadcom Broadcom aporta experiencia en conectividad de alta velocidad y exposición a ASIC de redes. Su papel es más sólido en los casos en que el silicio personalizado requiere una integración densa de funciones de computación, memoria y entrada/salida de alta velocidad para infraestructuras a hiperescala.

Marvell Marvell suministra capacidades de conectividad y de silicio personalizado relevantes para arquitecturas de centros de datos y redes. Su relevancia competitiva procede de sus conocimientos sobre interfaces de alta velocidad y de su participación en cargas de trabajo en las que el despliegue de chiplets está vinculado a las necesidades de ancho de banda de la nube y las redes.

Cadence Cadence proporciona capacidades de automatización del diseño electrónico (EDA) y de propiedad intelectual (IP) necesarias para la implementación y verificación de interfaces. La empresa se beneficia de la creciente carga de diseño asociada a la planificación de encapsulados multidie, la integridad de la señal, la validación de protocolos y el codiseño a nivel de sistema.

Synopsys Synopsys compite mediante capacidades de propiedad intelectual para semiconductores y de diseño de circuitos integrados 3D. A medida que las interfaces abiertas para chiplets se despliegan más ampliamente, su propuesta de valor se centra en permitir a los clientes combinar IP validada con flujos de trabajo de implementación y verificación.

Alphawave Semi Alphawave Semi se centra en la conectividad de alta velocidad y la IP PHY de die a die para aplicaciones de IA, computación de alto rendimiento (HPC) y centros de datos. Su oportunidad competitiva depende de la demanda de IP de conectividad portátil entre fundiciones y alineada con los estándares, que pueda reducir el tiempo de desarrollo de diseños heterogéneos.

Siemens EDA/Mentor Siemens EDA/Mentor participa mediante herramientas de codiseño de chip y encapsulado, simulación y diseño orientado a la fabricabilidad. Su relevancia aumenta a medida que las limitaciones físicas del encapsulado, incluido el comportamiento térmico y la colocación de microbumps, se convierten en elementos integrales del rendimiento del sistema, en lugar de detalles de implementación posteriores.

Amkor Amkor está posicionada como participante en el encapsulado avanzado y los servicios de ensamblaje y prueba subcontratados (OSAT). La empresa puede beneficiarse cuando los clientes buscan alternativas o complementos a la capacidad de encapsulado propia de las fundiciones, especialmente para requisitos de ensamblaje fan-out, interposer y multidie.

ASE ASE es miembro fundador del consejo de UCIe y un importante participante en encapsulado avanzado y pruebas ^{[1]UCIe Consortium, uciexpress.org}. Su posición se ve reforzada por la necesidad de trasladar los diseños interoperables de chiplets de la especificación al ensamblaje cualificado de sistemas en encapsulado a escala de producción.

Ayar Labs Ayar Labs representa el segmento de empresas disruptoras de interconexiones ópticas. Su chiplet de E/S óptica TeraPHY, conforme con UCIe y con una capacidad de 8 Tbps, aborda arquitecturas de escalado vertical de IA en las que los enlaces eléctricos afrontan limitaciones de ancho de banda, alcance o consumo energético. El reto comercial de la empresa consiste en convertir la capacidad óptica en implementaciones cualificadas y escalables en encapsulados y sistemas.

Rambus Rambus participa mediante sus capacidades en interfaces de memoria de alta velocidad y propiedad intelectual de silicio. Su relevancia está vinculada al papel de la memoria HBM y de la conectividad de memoria de alto rendimiento en los encapsulados de aceleradores de IA, donde la fiabilidad de las interfaces y el ancho de banda son fundamentales para el rendimiento del sistema.

Desarrollos recientes del sector

• Publicación de la especificación UCIe 3.0, agosto de 2025. El Consorcio UCIe publicó UCIe 3.0 con un rendimiento de 64 GT/s y capacidades mejoradas de gestión. Esta publicación se basa en la compatibilidad con el encapsulado 3D introducida en UCIe 2.0 y amplía la base técnica para la conectividad abierta de chiplets.
• Publicación de la especificación UCIe 2.0, agosto de 2024. UCIe 2.0 introdujo la compatibilidad con UCIe-3D para la unión híbrida, la gestión DFx y la arquitectura de depuración para sistemas multiclet, así como marcos de conformidad destinados a mejorar la validación de la interoperabilidad.
• Anuncio del chiplet óptico UCIe de Ayar Labs, marzo de 2025. Ayar Labs anunció TeraPHY como un chiplet de E/S óptica de 8 Tbps con una interfaz eléctrica UCIe para arquitecturas de escalado vertical de IA. La empresa también describió configuraciones SuperNova de fuente de luz remota compatibles con hasta un petabit por segundo de ancho de banda bidireccional.
• Ayudas de CHIPS for America para encapsulado avanzado, noviembre de 2024. NIST anunció ayudas de hasta 300 millones de USD para I+D de sustratos y materiales de encapsulado avanzado, incluidas ayudas para sustratos con núcleo de vidrio, sustratos con núcleo de silicio para encapsulados de IA y HPC, y el desarrollo de encapsulados fan-out.
• Anuncio de financiación de I+D de NAPMP, octubre de 2024. El Departamento de Comercio anunció hasta 1,600 millones de USD en financiación de I+D de NAPMP para equipos, herramientas, procesos, suministro eléctrico, gestión térmica, fotónica y tecnología de conectores de RF, chiplets y codesarrollo/EDA.
• Desarrollo de NGMM por DARPA, 2024. DARPA continuó el programa NGMM con la Universidad de Texas en Austin y el Texas Institute for Electronics para establecer capacidades nacionales de I+D y producción piloto de integración heterogénea 3D.