Chiplet-Interconnect-Markt Größe und Anteil 2026-2035

Marktgröße für Chiplet-Interconnects

Der globale Markt für Chiplet-Interconnects wurde 2025 auf 2,17 Milliarden USD bewertet und wird voraussichtlich 2026 2,89 Milliarden USD sowie bis 2035 41,2 Milliarden USD erreichen, was einem durchschnittlichen jährlichen Wachstum (CAGR) von etwa 34,36 % im Zeitraum 2026–2035 entspricht. Der Markt umfasst elektrische und optische Die-to-Die-Verbindungen, SerDes- und Parallelsignalisierung, offene und proprietäre Protokollmodelle, PHY- sowie Controller-/Protokoll-IP und unterstützende Gehäusehardware einschließlich Silizium-Interposern, eingebetteten Brücken sowie organischen oder Fan-out-Plattformen mit Redistribution Layer.

Die Einführung von Chiplets verändert die wirtschaftlichen Rahmenbedingungen des Prozessordesigns, da Rechen-, I/O-, Speicher-, Analog- und Beschleunigerfunktionen nicht mehr denselben Prozessknoten oder denselben großen Die gemeinsam nutzen müssen. Die EPYC-Architektur der vierten Generation von AMD veranschaulicht dieses Modell: Bis zu 12 5-nm-Zen-4-Rechen-Dies werden über GMI3-Verbindungen mit einer Übertragungsrate von 32 Gbit/s an einen I/O-Die angebunden, sodass die I/O-Funktion auf einem wirtschaftlicheren Fertigungsknoten verbleiben kann ^{[2]Advanced Micro Devices, amd.com}. Die wirtschaftliche Konsequenz besteht darin, dass jedes disaggregierte Design eine Reihe von Anforderungen an Die-to-Die-Schnittstellen mit sich bringt, die physische Signalisierung, Protokollsteuerung, Gehäuse-Routing, Validierung und thermisches Co-Design umfassen.

UCIe hat sich zu einem zentralen Mechanismus entwickelt, um den adressierbaren Markt über intern entwickelte Schnittstellen hinaus zu erweitern. Das Konsortium wurde 2022 von 12 Gründungsmitgliedern des Vorstands ins Leben gerufen, darunter AMD, Intel, NVIDIA, Qualcomm, Samsung, TSMC, Arm, Google Cloud, Meta, Microsoft, Alibaba und ASE ^{[1]UCIe Consortium, uciexpress.org}. Die Spezifikationen wurden von 2D- und 2,5D-Die-to-Die-I/O in UCIe 1.x über die Unterstützung von 3D-Packaging in UCIe 2.0 bis hin zu einer Fähigkeit von 64 GT/s in UCIe 3.0 erweitert, das im August 2025 veröffentlicht wurde.

KI-Beschleuniger und HPC-Systeme sind die wichtigsten kurzfristigen Nachfragezentren, da ihre Leistung davon abhängt, Daten zwischen Rechenkacheln und Speicher mit hoher Bandbreite innerhalb eng integrierter Gehäuse zu übertragen. Die Politik der USA spiegelt die strategische Bedeutung dieser Packaging-Ebene wider: Das National Advanced Packaging Manufacturing Program unterstützt Arbeiten an fortschrittlichen Substraten, Photonik, Wärmemanagement, Chiplets und Co-Design, während das Handelsministerium bis zu 1,6 Milliarden USD an F&E-Fördermitteln im Rahmen des NAPMP für fünf Technologiebereiche des fortschrittlichen Packagings angekündigt hat. Auch das NGMM-Programm der DARPA betrachtet die heterogene 3D-Integration als grundlegend für die Herstellung von Mikroelektronik für Verteidigungsanwendungen und kommerzielle Anwendungen.

Die Versorgungseinschränkung konzentriert sich zunehmend auf das Gehäuse und nicht allein auf das Logikdesign. Das NAPMP identifiziert Advanced Packaging als unverzichtbaren Wegbereiter der jüngsten Fortschritte im Bereich der künstlichen Intelligenz, und Intels Roadmap veranschaulicht die Entwicklung der Integrationsdichte anhand einer EMIB-Bump-Pitch von 45 µm und des 9-µm-Kupferbondings bei Foveros Direct. Dadurch wird der Chiplet-Interconnect-Stack zu einer eigenständig investierbaren Ebene: PHY-IP, Protokoll-IP, Brückenchips, Interposer und Tools zur Gehäusevalidierung gewinnen jeweils an Bedeutung, wenn ein Prozessor von einem monolithischen Layout zu einer Baugruppe mit mehreren Dies übergeht. Die Standardisierung vergrößert diese Chance zusätzlich, da Drittanbieter von IP dadurch wiederverwendbare Schnittstellen-Sockets anstelle des proprietären Fabrics eines einzelnen Kunden adressieren können. Das Hauptrisiko besteht darin, dass Gehäusekapazität, thermische Leistung und Interoperabilität im gleichen Tempo wie die Rechennachfrage skaliert werden müssen; andernfalls wird Advanced Packaging zum Durchsatzengpass für KI-Hardware.

Wichtigste Wachstumstreiber

Nachfrage nach heterogener Integration Gehäuse mit mehreren Dies bieten Halbleiterdesignern eine praktikable Möglichkeit, Funktionen mit unterschiedlichen Anforderungen an Fertigungsknoten, Leistung und Zuverlässigkeit zu kombinieren. Intels EMIB verbindet benachbarte Chiplets über lokal eingebettete Siliziumbrücken mit einer Bump-Pitch von 45 µm, während Foveros Direct Face-to-Face-Kupferbonden mit einer Pitch von 9 µm unterstützt ^{[3]Intel Corporation, intel.com}. Diese Plattformen zeigen, dass die Interconnect-Dichte inzwischen eine Designvariable ist, die bestimmt, welche Funktionen voneinander getrennt werden können, ohne die Vorteile bei Latenz und Bandbreite einzubüßen, die zuvor mit einem monolithischen Die verbunden waren.

Staatliche Programme verstärken diese technologische Entwicklung. Das NAPMP priorisiert fortschrittliche Substrate, Photonik, Wärmemanagement, Chiplet-Ökosysteme und Co-Design, da Advanced Packaging zunehmend erforderlich ist, um die Leistung von Dies der modernsten Generation in einsetzbare Systeme zu überführen. Die NGMM-Initiative der DARPA erweitert diese Logik auf die inländische Forschung und Entwicklung sowie die Pilotproduktion im Bereich der heterogenen 3D-Integration. Diese Unterstützung ist für den Interconnect-Markt von Bedeutung, da die Gehäusekompetenz nicht von Schnittstellenvalidierung, Materialentwicklung und Designautomatisierung getrennt werden kann.

Kostenoptimierung bei fortschrittlichen Fertigungsknoten Chiplets ermöglichen es, dass hochwertige Rechenfunktionen fortschrittliche Fertigungsknoten nutzen, während I/O- und andere Funktionen auf kostengünstigeren Knoten verbleiben.

In AMDs EPYC-Genoa-Architektur kommunizieren 5-nm-Rechen-Dies über GMI3-Verbindungen mit einem zentralen I/O-Die. Dies veranschaulicht, wie die Verbindungstruktur innerhalb eines einzelnen Prozessors unterschiedliche Fertigungsoptionen ermöglicht. Der Nutzen ist bei großen Prozessoren am größten, da ein Defekt auf einem monolithischen Die einen höheren Wert von Wafern aus fortschrittlicheren Fertigungsknoten zunichtemachen kann als ein Defekt auf einem kleineren, separat testbaren Chiplet.

Dieses Modell verlagert die Ausgaben auf Die-to-Die-PHYs, Protokolle, Package-Routing und Co-Design-Tools. Eine Chiplet-Architektur kann den Bedarf an Silizium aus fortschrittlichen Fertigungsknoten für Peripheriefunktionen senken, erhöht jedoch zugleich die Zahl der Schnittstellen, die gleichzeitig die Anforderungen an Energieverbrauch, Latenz, Zuverlässigkeit und Fertigbarkeit erfüllen müssen. Der Anteil von Verbindungstechnologien nimmt daher mit der funktionalen Aufteilung zu, selbst wenn sich die gesamte Siliziumfläche nicht vergrößert.

Skalierung von KI- und HPC-Workloads KI-Beschleuniger benötigen dichte Verbindungen zwischen Rechenkacheln und Hochbandspeicher, wodurch die Bandbreite auf Package-Ebene zu einem Bestimmungsfaktor für die nutzbare Systemleistung wird. Das NIST erklärt, dass die jüngsten Fortschritte im Bereich der KI ohne fortschrittliche Packaging-Technologien nicht möglich gewesen wären. Das US-Handelsministerium zählt Photonik und HF-Steckverbindertechnologie zu den fünf F&E-Bereichen des NAPMP. Der Marktdruck ist dort am stärksten, wo zusätzliche Rechenleistung ohne eine entsprechende Steigerung der Datenbewegung innerhalb und außerhalb des Packages nicht effektiv genutzt werden kann.

Intels Ziel, bis 2030 eine Billion Transistoren pro Package zu erreichen, verdeutlicht, weshalb Packaging mit höherer Dichte für den Markt für Verbindungstechnologien relevant ist ^{[3]Intel Corporation, intel.com}. Je mehr Dies in Packages integriert werden, desto anspruchsvoller wird die Koordination der Stromversorgung, der Wärmepfade, des physischen Routings und des Protokollverhaltens in einem größeren System-in-Package. Dies begünstigt Anbieter, die validierte Lösungen statt isolierter Schnittstellenblöcke liefern können.

Verbesserung der Ausbeute und Designflexibilität Die Aufteilung von Funktionen auf Chiplets kann die Designflexibilität erhöhen, da Rechenleistung, Cache, I/O und spezialisierte Beschleuniger vor der Endmontage unabhängig voneinander optimiert werden können. Intels 2,5D-Foveros-Ansatz verwendet einen passiven Basis-Die mit aktiven Dies, deren Oberflächen einander gegenüberliegen, und schafft damit eine Möglichkeit, Funktionen aus unterschiedlichen Fertigungsknoten in einem Package zu kombinieren ^{[3]Intel Corporation, intel.com}. Die Architektur ist dort wertvoll, wo ein integriertes Design eine hohe Rechendichte aus fortschrittlichen Fertigungsknoten mit kostensensitiven oder analogintensiven Peripheriefunktionen in Einklang bringen muss.

Der Vorteil ergibt sich nicht automatisch, sondern hängt von den Bedingungen ab. Jeder Ausbeutevorteil kleinerer Dies kann zunichtegemacht werden, wenn die Package-Montage, die Zuverlässigkeit von Microbumps oder das Wärmemanagement spät im Fertigungsablauf zu Ausfällen führt. Daher wird die Qualifikationsfähigkeit für Schnittstellen und Packages neben der Ausbeute auf Waferebene kommerziell relevant.

Standardisierung des Ökosystems und offene Verbindungstechnologien UCIe senkt die Kosten für die Einbindung eines Chiplet-Ökosystems mit mehreren Anbietern, indem gemeinsame physische, protokollbezogene und softwareseitige Elemente für Die-to-Die-Verbindungen definiert werden ^{[1]UCIe Consortium, uciexpress.org}. UCIe 2.0 ergänzte die Unterstützung für UCIe-3D, eine DFx-Architektur für die Verwaltbarkeit sowie Frameworks für Konformitätstests, die die Validierung der Interoperabilität verbessern sollen. UCIe 3.0 erhöhte die Leistung anschließend im August 2025 auf 64 GT/s.

Die kommerzielle Wirkung des Standards ist für IP- und EDA-Anbieter am bedeutendsten. Eine wiederverwendbare UCIe-konforme Schnittstelle kann mehrere Kunden und Foundry-Programme bedienen, während proprietäre Schnittstellen im Allgemeinen an die Roadmap eines einzigen Prozessors gebunden sind. Die Ankündigung von Ayar Labs aus dem März 2025 zu einem UCIe-konformen optischen I/O-Chiplet mit 8 Tbit/s veranschaulicht, wie eine offene elektrische Schnittstelle als Zugangspunkt für neue optische Technologien in KI-Hochskalierungsarchitekturen dienen kann.

Wichtigste Markthemmnisse

Unvollständige Interoperabilität UCIe hat eine gemeinsame Richtung für die Die-to-Die-Integration etabliert, doch eine offene Spezifikation allein macht Chiplets nicht austauschbar. UCIe 2.0 führte Compliance-Rahmenwerke ein und erklärte, dass die Interoperabilität zwischen verschiedenen PHY-Anbietern im großen Maßstab noch nicht validiert worden sei. Entwickler müssen weiterhin das kombinierte Verhalten von PHY-Implementierungen, Protokollcontrollern, Package-Substraten, Stromversorgungsnetzen und Systemmanagementfunktionen qualifizieren.

Dieses Hemmnis ist besonders relevant für Kunden, die Chiplets über Unternehmens- und Foundry-Grenzen hinweg beschaffen möchten. Große integrierte Unternehmen können weiterhin proprietäre Fabrics für ihre eigenen Produkte optimieren, während kleinere Entwickler bei der Zusammenstellung heterogener Komponenten einen höheren Verifizierungsaufwand haben. Der Übergang von einer Standardspezifikation zu einer umfassend nachgewiesenen Interoperabilität wird bestimmen, wie schnell sich offene Schnittstellen über die frühen Anwender hinaus ausbreiten.

Einschränkungen beim Wärmemanagement und bei der Stromversorgung Feiner gerasterte Verbindungen und eine dichtere Stapelung erhöhen die Anforderungen an das Wärmemanagement innerhalb eines Packages. Intel nennt thermische Verformungen als eine Herausforderung, der seine hybriden Packaging-Ansätze EMIB und Foveros durch konstruktive Maßnahmen begegnen müssen ^{[3]Intel Corporation, intel.com}. NAPMP führt die Stromversorgung und das Wärmemanagement separat als prioritären Bereich für Forschung und Entwicklung auf, was darauf hindeutet, dass diese Einschränkungen auf Branchenebene weiterhin wesentlich sind.

Das Hemmnis verstärkt sich, wenn sich Packages von der horizontalen 2,5D-Integration hin zu dichteren 3D-Strukturen entwickeln. Eine höhere Bandbreite pro Flächeneinheit, mehr aktive Dies und engere Bonding-Pitches können die Systemleistung verbessern, schaffen jedoch auch anspruchsvollere Anforderungen an Wärmeabfuhr, mechanische Stabilität und langfristige Zuverlässigkeit. Die thermischen Eigenschaften werden daher wahrscheinlich mitbestimmen, welche Architekturen im großen Maßstab gefertigt werden können, anstatt lediglich die Package-Kosten zu beeinflussen.

Das Wärmemanagement folgt einer anderen Entwicklungskurve.

Es verbessert sich nicht automatisch, wenn sich Standards weiterverbreiten, da die Wachstumstreiber des Marktes – mehr Dies pro Package, kleinere Pitch-Abstände und eine höhere Bandbreitendichte – auch die thermischen Gradienten und mechanischen Belastungen verstärken. Der Fokus von NAPMP auf Stromversorgung und Wärmemanagement sowie Intels technische Reaktion auf thermische Verformungen zeigen, dass das Co-Design von Die, Package, Materialien und Kühlung eine knappe Fähigkeit bleiben wird ^{[3]Intel Corporation, intel.com}. Diese Asymmetrie begünstigt integrierte Packaging-Anbieter wie Intel Foundry, TSMC und Amkor, die höherwertige Aufträge übernehmen können, bei denen Package-Architektur und thermische Qualifizierung untrennbar miteinander verbunden sind. Anbieter, die ausschließlich IP liefern, behalten ein besser skalierbares Lizenzmodell, doch ihr kommerzieller Erfolg wird zunehmend davon abhängen, nachzuweisen, dass ihre Schnittstellen innerhalb der thermischen und elektrischen Grenzen betrieben werden können, die von den Package-Integratoren vorgegeben werden.

Segmentanalyse des Chiplet-Interconnect-Marktes

Nach Interconnect-Typ

Elektrische Interconnects Auf elektrische Interconnects entfielen 2025 1,34481 Milliarden USD. Für 2026 wird ein Wert von 1,77752 Milliarden USD und bis 2035 von 23,64893 Milliarden USD prognostiziert; dies entspricht einer jährlichen Wachstumsrate (CAGR) von 33,32 %. Ihre Größenordnung spiegelt die installierte Basis aus Kupfer-Mikrobumps, Umverteilungsschichten, Through-Silicon-Vias und elektrischen Verbindungen für kurze Distanzen wider, die in aktuellen Prozessor-, Beschleuniger- und HBM-integrierten Packages eingesetzt werden. Intels EMIB der zweiten Generation reduziert den Bump-Abstand von 55 µm auf 45 µm und erhöht dadurch die Dichte horizontal benachbarter Chiplets ^{[3]Intel Corporation, intel.com}.

Elektrische Verbindungen bleiben für kurze Verbindungen mit hoher Dichte bevorzugt, da etablierte Package-Prozesse große Arrays paralleler Leiter bei niedriger Latenz unterstützen können. Ihr langsameres Wachstum im Vergleich zu optischen Interconnects deutet nicht auf eine Verdrängung bei der grundlegenden Package-Verdrahtung hin, sondern spiegelt den steigenden Bedarf an optischen Architekturen wider, bei denen Reichweite, aggregierte Bandbreite und Energieanforderungen die praktischen Grenzen von Kupfer überschreiten.

Optische Interconnects Für optische Interconnects wird ein Anstieg von 822,82 Millionen USD im Jahr 2025 auf 1,10994 Milliarden USD im Jahr 2026 und 17,55129 Milliarden USD bis 2035 prognostiziert; dies entspricht einer jährlichen Wachstumsrate (CAGR) von 35,90 %. Ayar Labs kündigte TeraPHY im März 2025 als optisches I/O-Chiplet mit 8 Tbps und UCIe-Konformität an. Seine elektrische UCIe-Schnittstelle bildet eine Brücke zwischen elektrischer Konnektivität auf Chiplet-Ebene und photonischer Übertragung für KI-Skalierungssysteme ^{[4]Ayar Labs, ayarlabs.com}.

Das Wachstum des optischen Segments steht eher mit der Skalierung auf Systemebene als mit einem vollständigen Ersatz der elektrischen Verdrahtung innerhalb des Packages in Verbindung. Die Integration von TeraPHY mit den entfernten Lichtquellen SuperNova, die in einer Anordnung mit einer bidirektionalen Bandbreite von bis zu einem Petabit pro Sekunde demonstriert wurde, unterstreicht die Bedeutung optischer Chiplets, wenn Beschleuniger-Cluster über ein einzelnes Package hinaus erweitert werden müssen ^{[4]Ayar Labs, ayarlabs.com}. Der Fokus von NAPMP auf Verbindungstechnologien, einschließlich Photonik, unterstützt diese Entwicklung zusätzlich.

Nach Signalisierungsarchitektur

SerDes-basierte InterconnectsSerDes-basierte Interconnects erzielten 2025 einen Umsatz von 1,18235 Milliarden USD und werden bis 2035 voraussichtlich 19,6113 Milliarden USD erreichen, was einer CAGR von 32,54 % entspricht. Sie bleiben für serielle Hochgeschwindigkeitsverbindungen, Kommunikation auf Sockelebene und I/O-Funktionen mit größerer Reichweite von Bedeutung. Die EPYC-Architektur von AMD nutzt SerDes-Fähigkeiten gemäß PCIe Gen 5 für externe Verbindungen und Sockelverbindungen und zeigt damit die anhaltende Rolle der seriellen Signalübertragung in einem Chiplet-Prozessor.

Ihr Wachstum bleibt hinter parallelen Architekturen zurück, da viele hochdichte Die-to-Die-Verbindungen über extrem kurze Distanzen auf Interposern und Bridges erfolgen. In diesen Umgebungen kann eine breite parallele Schnittstelle eine aggregierte Bandbreite bereitstellen, ohne die mit der Serialisierung und Wiederherstellung jedes Datenstroms verbundenen Kompromisse bei Energieverbrauch und Komplexität.

Parallele Interconnects Es wird prognostiziert, dass parallele Architekturen von 985,28 Millionen USD im Jahr 2025 auf 21,58892 Milliarden USD im Jahr 2035 wachsen werden, bei einer CAGR von 36,25 %, der höchsten CAGR unter den Architekturen dieses Segments. UCIe ist auf die Anforderungen von Die-to-Die-I/O-Verbindungen mit kurzer Reichweite für Standard- und fortschrittliche Gehäuse ausgelegt. Die Architektur eignet sich für Layouts mit Silizium-Interposern und Embedded-Bridges, bei denen kurze Signalwege und feine Raster große Zahlen gleichzeitig genutzter elektrischer Lanes ermöglichen.

Die parallele Signalübertragung profitiert unmittelbar von denselben Trends zu höherer Gehäusedichte, die auch KI-Beschleuniger vorantreiben. Wenn Gehäuse mehr Rechenkacheln und HBM-Stacks integrieren, können breite Schnittstellen mit kurzer Reichweite einen hohen aggregierten Durchsatz liefern und gleichzeitig den Energieaufwand wiederholter Serialisierung vermeiden. Die kommerzielle Anforderung besteht zunehmend nicht in einer allgemeinen Hochgeschwindigkeitsverbindung, sondern in einer qualifizierten parallelen Schnittstelle, die mit einer bestimmten Gehäusetechnologie und Foundry-Designumgebung funktioniert.

Nach Protokollmodell

Protokolle mit offenem Standard Es wird prognostiziert, dass Protokolle mit offenem Standard von 847,34 Millionen USD im Jahr 2025 auf 19,1169 Milliarden USD im Jahr 2035 wachsen werden, mit 36,68 % bei der höchsten CAGR über alle Segmentierungsdimensionen hinweg. UCIe bietet derzeit den stärksten Bezugspunkt für das Ökosystem, mit mehr als 130 Mitgliedsunternehmen und einer Entwicklung des Standards, die inzwischen Unterstützung für 3D-Packaging, eine Verwaltungsarchitektur, Konformitätsprüfungen und eine Leistung von 64 GT/s umfasst.

Der Wachstumsvorsprung spiegelt die wirtschaftliche Bedeutung der Senkung von Integrations- und Verifizierungsrisiken wider. Offene Protokolle sind besonders relevant, wenn ein Kunde wiederverwendbare IP, eine Beschaffung von mehreren Anbietern oder einen Foundry-portablen Design-Flow anstrebt. Die Herausforderung besteht darin, dass die Interoperabilität in realen Silizium- und Gehäuseumgebungen nachgewiesen werden muss und nicht lediglich auf Standardebene spezifiziert sein darf.

Proprietäre Die-to-Die-Protokolle Proprietäre Schnittstellen machten 2025 1,32029 Milliarden USD aus und werden voraussichtlich bis 2035 22,08332 Milliarden USD erreichen, bei einer CAGR von 32,63 %. Ihre größere Basis im Jahr 2025 spiegelt die etablierten Architekturen großer Anbieter von Prozessoren und Beschleunigern wider, die intern optimierte Schnittstellen einsetzen, um ihre eigenen Leistungs- und Kohärenzanforderungen zu erfüllen. Die GMI3-Verbindungen von AMD in EPYC veranschaulichen einen proprietären Interconnect, der innerhalb einer umfassenderen Produktarchitektur optimiert wurde.

Proprietäre Protokolle dürften für integrierte Systeme der Spitzenklasse weiterhin von Bedeutung sein, insbesondere wenn die Leistungsdifferenzierung von einer eng gekoppelten Hardware und Software abhängt. Ihre Wachstumsrate bleibt jedoch hinter offenen Standards zurück, da proprietäre Entwicklungskosten und die Bindung an ein Ökosystem an Attraktivität verlieren, wenn qualifizierte Standardschnittstellen ein breiteres Spektrum an Chiplet-Kombinationen abdecken können.

Nach Interconnect-IP-Schicht

PHY-IPPHY-IP wird voraussichtlich von 1,31364 Milliarden USD im Jahr 2025 auf 22,66012 Milliarden USD im Jahr 2035 steigen, bei einer jährlichen Wachstumsrate (CAGR) von 33,06 %. Diese Schicht umfasst die Aufbereitung elektrischer Signale, die Kalibrierung, die Taktgebung, die Datenrückgewinnung und die optoelektrische Konvertierung. PHY-Fähigkeiten sind bei jeder Chiplet-Verbindung obligatorisch, was die große Umsatzbasis erklärt.

Die technische Herausforderung hängt zunehmend vom Package-Kontext ab. Ein PHY, das für einen bestimmten Bump-Pitch, ein bestimmtes Substrat, ein bestimmtes Kanalverlustprofil oder einen bestimmten thermischen Rahmen ausgelegt ist, kann für eine andere Auslegung erhebliche Anpassungen erfordern. Anbieter konkurrieren daher nicht nur über die Signalleistung, sondern auch über die Portierbarkeit auf andere Prozesse, das packageorientierte Modellieren und die Unterstützung bei der Verifizierung.

Controller- und Protokoll-IP Controller- und Protokoll-IP wird voraussichtlich von 853,99 Millionen USD im Jahr 2025 auf 18,5401 Milliarden USD im Jahr 2035 steigen, bei einer jährlichen Wachstumsrate (CAGR) von 36,13 %. Sie umfasst Funktionen zur Verbindungssteuerung, Protokollanpassung, Verwaltbarkeit, Kohärenz und Flusskontrolle, die erforderlich sind, damit mehrere Dies wie ein integriertes System funktionieren. Die DFx-Architektur von UCIe 2.0 zeigt die zunehmende Bedeutung von Verwaltbarkeit und Transparenz über den Lebenszyklus in Multi-Chiplet-Systemen.

Die höhere Wachstumsrate im Vergleich zu PHY-IP deutet darauf hin, dass die Systemkomplexität auf höhere Ebenen verlagert wird. Da Packages mehr Dies und heterogenere Funktionen integrieren, verschiebt sich der differenzierende Wert hin zur Verwaltung von Kohärenz, Protokollübersetzung, Fehlerbehandlung und Überwachbarkeit über die gesamte Baugruppe hinweg. Dies verschafft Anbietern einen kommerziellen Vorteil, wenn sie ein validiertes PHY mit Controller-IP und Integrationsunterlagen kombinieren können.

Nach Hardware zur Ermöglichung der Interkonnektivität

Silizium-Interposer Für Silizium-Interposer wird ein Anstieg von 1,02493 Milliarden USD im Jahr 2025 auf 19,77611 Milliarden USD im Jahr 2035 prognostiziert, bei einer jährlichen Wachstumsrate (CAGR) von 34,56 %. Sie ermöglichen eine dichte Leitungsführung in Hochleistungs-Packages, die eine enge Kopplung zwischen Rechen-Dies, Speicher und E/A-Kacheln erfordern. Intel positioniert EMIB als Möglichkeit, eine breitbandige Verbindung zwischen großen Chiplets bereitzustellen, ohne einen vollflächigen Silizium-Interposer einzusetzen. Dies bestätigt die Bedeutung des Interposers als Referenzarchitektur für die Integration mit hoher Dichte ^{[3]Intel Corporation, intel.com}.

Das Segment bleibt für KI- und HPC-Packages von zentraler Bedeutung, da seine Leitungsdichte und elektrischen Eigenschaften anspruchsvolle Die-to-Die-Verbindungen unterstützen. Der wichtigste Zielkonflikt besteht in den Kosten und der Package-Komplexität, was alternative Hardwareansätze begünstigt, wenn nur eine lokal begrenzte Leitungsführung mit hoher Dichte erforderlich ist.

Eingebettete Siliziumbrücken Für eingebettete Siliziumbrücken wird ein Anstieg von 788,28 Millionen USD im Jahr 2025 auf 17,46889 Milliarden USD im Jahr 2035 prognostiziert, bei einer jährlichen Wachstumsrate (CAGR) von 36,44 %. EMIB zeigt, wie lokal begrenzte Brücken benachbarte Chiplets verbinden können, ohne einen vollflächigen Silizium-Interposer unter dem Package zu platzieren ^{[3]Intel Corporation, intel.com}. Die Architektur kann den Siliziumeinsatz reduzieren und gleichzeitig eine hohe Verbindungsdichte in den Bereichen aufrechterhalten, in denen sie am dringendsten benötigt wird.

Die über dem Marktdurchschnitt liegende Wachstumsrate spiegelt den übergeordneten Bedarf wider, Packagedichte, Materialkosten und thermisches Design miteinander in Einklang zu bringen. Brückenbasierte Architekturen sind besonders relevant, wenn ein vollständiger Interposer zusätzliche, nicht benötigte Fläche beanspruchen oder die mechanische und thermische Struktur eines großen Multi-Die-Packages verkomplizieren würde.

Organische Interposer und Fan-out-RDL Für organische Interposer und Fan-out-RDL wird ein Anstieg von 354,42 Millionen USD im Jahr 2025 auf 3,95522 Milliarden USD im Jahr 2035 prognostiziert, bei einer jährlichen Wachstumsrate (CAGR) von 27,20 %. Aufgrund ihrer niedrigeren Kosten sind sie für Anwendungen relevant, die nicht die höchste Leitungsdichte von Silizium-Interposern erfordern. Das NIST gewährte der Arizona State University im Rahmen des NAPMP-Programms Fördermittel für die Entwicklung von Fan-out-Packaging auf Wafer-Ebene mit 300 mm sowie auf Panel-Ebene mit 600 mm.

Das langsamere Wachstum des Segments spiegelt die Lücke zwischen kosteneffizienten Package-Plattformen und den extremen Anforderungen führender KI-Beschleuniger an die Bandbreitendichte wider. Das Segment behält eine bedeutende Rolle in der Automobilindustrie sowie in industriellen, verbraucherorientierten und anderen kostenempfindlichen Anwendungen, in denen die Package-Ökonomie den Bedarf an einem möglichst kleinen Verbindungsabstand überwiegen kann.

Nach Endanwendung

Hochleistungsrechnen Das Hochleistungsrechnen (HPC) wird voraussichtlich von 313,48 Millionen USD im Jahr 2025 auf 5,43843 Milliarden USD bis 2035 wachsen, bei einer jährlichen Wachstumsrate von etwa 33,14 %. Wissenschaftliche, verteidigungsbezogene und groß angelegte Modellierungsanwendungen erfordern eine dichte Integration von Rechen-, Speicher- und I/O-Funktionen. Das NGMM-Programm der DARPA zielt ausdrücklich auf die 3D-heterogene Integration ab, die für Anwendungen im Bereich der nationalen Sicherheit und des kommerziellen Hochleistungsrechnens relevant ist.

Beschleuniger für künstliche Intelligenz und maschinelles Lernen Beschleuniger für künstliche Intelligenz und maschinelles Lernen (AI/ML) stellen das am schnellsten wachsende Endanwendungssegment dar und steigen von 423,60 Millionen USD im Jahr 2025 auf 9,88805 Milliarden USD bis 2035, bei einer jährlichen Wachstumsrate von etwa 37,15 %. Die Nachfrage ergibt sich aus Packages, die Rechenkacheln und HBM bei hoher Dichte verbinden und gleichzeitig die Energieeffizienz aufrechterhalten müssen. Der Schwerpunkt des NAPMP auf fortschrittlicher Packaging-Technologie, Photonik und Chiplet-Systemen spiegelt die Abhängigkeit der KI-Leistung von diesen Package-Ebenen-Fähigkeiten wider.

Rechenzentrums- und Cloud-Infrastruktur Die Rechenzentrums- und Cloud-Infrastruktur wird voraussichtlich von 439,61 Millionen USD im Jahr 2025 auf 8,65205 Milliarden USD bis 2035 wachsen, bei einer jährlichen Wachstumsrate von etwa 34,83 %. Cloud-Bereitstellungen schaffen eine wiederkehrende Nachfrage nach Chiplet-basierten CPUs, KI-Beschleunigern, Netzwerkchips und der für ihre Herstellung erforderlichen fortschrittlichen Packaging-Kapazität.

Netzwerk- und Switching-ASICs Netzwerk-ASICs werden voraussichtlich von 287,96 Millionen USD im Jahr 2025 auf 5,35603 Milliarden USD bis 2035 steigen, bei einer jährlichen Wachstumsrate von etwa 34,07 %. Diese Designs erfordern die Koexistenz von Hochgeschwindigkeits-I/O, Paketverarbeitung, Speicher- und Switching-Funktionen innerhalb strenger Leistungs- und Bandbreitenbeschränkungen, wodurch die Nachfrage sowohl nach seriellen als auch nach parallelen Verbindungsarchitekturen mit kurzer Reichweite unterstützt wird.

Automobilelektronik Die Nachfrage aus der Automobilindustrie wird voraussichtlich von 230,02 Millionen USD im Jahr 2025 auf 3,99642 Milliarden USD bis 2035 wachsen, bei einer jährlichen Wachstumsrate von etwa 33,16 %. UCIe 1.1 ergänzte Erweiterungen für die Zuverlässigkeit im Automobilbereich und für kostenoptimiertes Packaging. Dies deutet darauf hin, dass sich die Anforderungen an die Interoperabilität von Chiplets auf Anwendungen mit längeren Qualifizierungszyklen und strengeren Zuverlässigkeitsanforderungen ausweiten.

Consumer-Computing Das Consumer-Computing wird voraussichtlich von 179,78 Millionen USD im Jahr 2025 auf 3,21362 Milliarden USD bis 2035 steigen, bei einer jährlichen Wachstumsrate von etwa 33,54 %. Die Verwendung des Zen-4-Rechenkern-Designs durch AMD in EPYC und Ryzen veranschaulicht, wie wiederverwendbare Chiplet-Designs auf verschiedene Produktkategorien ausgeweitet werden können. Die Einführung bleibt empfindlich gegenüber den Package-Kosten, was den Einsatz der teuersten auf Interposern basierenden Architekturen in verbraucherstarken Produkten mit hohen Stückzahlen begrenzt.

Industrielles Computing und Edge-Computing Das industrielle Computing und Edge-Computing wird voraussichtlich von 154,57 Millionen USD im Jahr 2025 auf 2,67801 Milliarden USD bis 2035 wachsen, bei einer jährlichen Wachstumsrate von etwa 33,12 %. Diese Bereitstellungen priorisieren Zuverlässigkeit, flexible Integration und das Lebenszyklusmanagement und unterstützen die Nachfrage nach Chiplet-Architekturen, bei denen spezialisierte Verarbeitungs- oder Speicherfunktionen innerhalb begrenzter Systemdesigns kombiniert werden müssen.

Sonstige Sonstige Anwendungen, darunter medizinische Elektronik, Kommunikationsinfrastruktur und luft- und raumfahrtbezogene Systeme, werden voraussichtlich von 138,61 Millionen USD im Jahr 2025 auf 1,97761 Milliarden USD bis 2035 wachsen, bei einer jährlichen Wachstumsrate von etwa 30,38 %.

Die relative Leistungsfähigkeit von Controller-/Protokoll-IP im Vergleich zu PHY-IP ist besonders relevant. PHY bleibt unverzichtbar und verfügt weiterhin über die größere Umsatzbasis, doch die Signalaufbereitung allein löst nicht die Komplexität auf Systemebene eines Multi-Chiplet-Packages. Die Ergänzung der 3D-Unterstützung und der DFx-Verwaltbarkeit in UCIe 2.0 weist auf die wachsende Bedeutung von Lebenszyklusmanagement und Interoperabilitätsverhalten hin. Die stärkste Position haben daher Anbieter, die UCIe-konforme parallele PHY- und Controller-IP anbieten, diese über mehrere Foundry-PDKs hinweg validieren und die für die Package-Implementierung erforderlichen Verifikationsunterlagen bereitstellen können. Optische Schnittstellen stellen einen eigenständigen Wachstumspfad dar, wenn Reichweite oder Energiebedarf des Systems die praktische Reichweite von Kupfer überschreiten, wie das mit UCIe kompatible optische I/O-Chiplet von Ayar Labs mit 8 Tbps zeigt ^{[4]Ayar Labs, ayarlabs.com}.

Regionale Analyse des Chiplet-Interconnect-Marktes

Nordamerika

Nordamerika verzeichnete 2025 ein Marktvolumen von 924,57 Millionen USD und soll 2026 voraussichtlich 1,23272 Milliarden USD erreichen, was einer jährlichen Wachstumsrate (CAGR) von 34,48% entspricht. Die Region erzielt beträchtliche Wertschöpfung in den Bereichen fablesses Chiplet-Design, proprietäre Prozessorarchitekturen, PHY- und Protokoll-IP, EDA-Software sowie Entwicklung optischer Interconnects. Zudem profitiert sie von öffentlichen Investitionen zum Ausbau inländischer Kapazitäten für fortschrittliche Packaging-Technologien. Das Handelsministerium hat bis zu 1,6 Milliarden USD an NAPMP-F&E-Fördermitteln für Ausrüstung, Wärmemanagement, Verbindungstechnologie, Chiplets und Co-Design angekündigt ^{[5]U.S. Department of Commerce, commerce.gov}.

Die Vereinigten Staaten bleiben insbesondere für die Design- und IP-Ebenen von großer Bedeutung. Intels EMIB- und Foveros-Plattformen, die Chiplet-Prozessorarchitekturen von AMD und die Entwicklung optischer I/O-Technologien von Ayar Labs verdeutlichen die Konzentration der Interconnect-Innovation in der Region. Die von NIST vergebenen Fördermittel in Höhe von 300 Millionen USD für fortschrittliches Packaging an Absolics, Applied Materials und die Arizona State University weisen auf Bemühungen zur Stärkung der inländischen Fähigkeiten bei Substraten und Fan-out-Packaging hin ^{[6]National Institute of Standards and Technology, nist.gov}. Das NGMM-Programm der DARPA unterstützt zusätzlich Forschung und Entwicklung zur heterogenen 3D-Integration sowie die Infrastruktur für die Pilotproduktion.

Kanada leistet durch seine Expertise in Hochgeschwindigkeitskonnektivität und IP einen Beitrag, unter anderem mit den auf Die-to-Die- und SerDes-Technologien ausgerichteten Fähigkeiten von Alphawave Semi. Die strategische Einschränkung der Region besteht darin, dass hochwertige Designaktivitäten weiterhin wesentlich von fortschrittlichen Packaging-Kapazitäten in Asien abhängig sind, insbesondere bei der Produktion von KI-Beschleunigern in großen Stückzahlen.

Europa

Europa erzielte 2025 einen Umsatz von 382,89 Millionen USD und wird voraussichtlich 2026 502,84 Millionen USD erreichen, bei einer CAGR von 32,46 %. Die Rolle der Region liegt eher in den Bereichen EDA, Mixed-Signal- und Connectivity-IP, Automobil-Halbleiterdesign, Industrieelektronik und fortschrittliche Forschung als in der Fertigung von Interposern mit modernsten Technologien in hohen Stückzahlen.

Die Nachfrage aus der Automobilindustrie und dem Industriesektor bildet eine solide Anwendungsbasis, da diese Branchen lange Qualifizierungszyklen, Zuverlässigkeitsengineering und die heterogene Integration von Verarbeitungs-, Sensorik-, Konnektivitäts- und Energieverwaltungsfunktionen erfordern. Die Erweiterungen von UCIe 1.1 zur Verbesserung der Zuverlässigkeit im Automobilbereich sind für diesen Anwendungsfall relevant. Die Wachstumsrate Europas bleibt jedoch hinter derjenigen Nordamerikas und des Asien-Pazifik-Raums zurück, da der Region Produktionskapazitäten für fortschrittliche Gehäuse in vergleichbarer Größenordnung fehlen.

Asien-Pazifik

Der Asien-Pazifik-Raum verzeichnete 2025 ein Marktvolumen von 704,83 Millionen USD und wird voraussichtlich 2026 949,74 Millionen USD erreichen. Damit weist die Region mit 35,91 % die höchste CAGR aller Regionen auf. Die führende Position der Region beruht auf der Konzentration physischer Fertigungskapazitäten: Fortschrittliche Foundry-Prozesse, Siliziuminterposer, HBM-Versorgung, die ausgelagerte Montage und Prüfung von Halbleitern sowie die Gehäuseproduktion in hohen Stückzahlen konzentrieren sich auf Taiwan, Südkorea, Japan, Malaysia, Vietnam und weitere regionale Produktionsstandorte.

Taiwan nimmt durch die fortschrittlichen Packaging-Aktivitäten von TSMC und seine Rolle als Gründungsmitglied von UCIe eine zentrale Position in der Lieferkette ein. Südkorea leistet durch die Foundry-, Advanced-Packaging- und Speicherkompetenzen von Samsung einen wichtigen Beitrag, während Japan eine wachsende Basis für die fortschrittliche Halbleiterfertigung und die Entwicklung von Materialien bereitstellt. Die Gründungsrolle von ASE im UCIe-Konsortium unterstreicht ebenfalls die Bedeutung der OSAT-Beteiligung bei der Überführung von Chiplet-Standards in fertigungstaugliche System-in-Package-Produkte.

China, Indien, Australien und die südostasiatischen Märkte erfüllen im regionalen Ökosystem unterschiedliche Aufgaben. China verfolgt unter den Bedingungen eingeschränkten Technologiezugangs eigene Alternativen für das Advanced Packaging, während sich die Halbleiteraktivitäten Indiens aus einer kleineren Basis für Packaging und Montage entwickeln. Das daraus resultierende regionale Wachstum ist nicht einheitlich. Die Konzentration der führenden Produktion von fortschrittlichen Gehäusen und Speichern stellt jedoch sicher, dass der Asien-Pazifik-Raum die zentrale Region für die Produktion in hohen Stückzahlen bleibt.

Lateinamerika

Lateinamerika verzeichnete 2025 ein Marktvolumen von 33,67 Millionen USD und wird voraussichtlich 2026 43,25 Millionen USD erreichen, bei einer CAGR von 29,57 %. Der Markt wird hauptsächlich von der Nachfrage bestimmt. Die Umsätze entstehen durch importierte Rechenzentrums-, Netzwerk-, Verbraucher- und Industriesysteme mit chipletbasierten Prozessoren und nicht durch lokale Entwicklungs- oder Fertigungskapazitäten für fortschrittliche Gehäuse.

Brasilien und Mexiko bieten die plausibelsten mittelfristigen Möglichkeiten für eine stärkere Beteiligung durch die Elektronikmontage, die regionale Nachfrage aus Rechenzentren und die Diversifizierung der Lieferketten. Das Fehlen von Siliziuminterposer-, Brücken- und Advanced-Packaging-Kapazitäten im großen Maßstab begrenzt jedoch die unmittelbare Rolle der Region bei der vorgelagerten Wertschöpfung durch Chiplet-Interconnects.

Naher Osten und Afrika

Der Nahe Osten und Afrika verzeichneten 2025 ein Marktvolumen von 121,67 Millionen USD und werden voraussichtlich 2026 158,91 Millionen USD erreichen, bei einer CAGR von 29,96 %. Die Nachfrage konzentriert sich auf Importe für KI-Infrastrukturen, Cloud-Bereitstellungen, Telekommunikation und High-Performance-Computing und nicht auf die inländische Chiplet-Fertigung.

Saudi-Arabien und die Vereinigten Arabischen Emirate sind die wichtigsten Nachfragezentren, da Investitionen in KI und Rechenzentren die Beschaffung fortschrittlicher Beschleunigerhardware unterstützen. Der regionale Markt bleibt von externen Halbleiterlieferketten abhängig und ist daher stärker den Beschränkungen bei Gehäusekapazitäten und den Bedingungen des Technologiezugangs ausgesetzt als Regionen mit etablierten Ökosystemen für Design, Foundry oder OSAT.

Europas Wachstumsprofil von 32,46 % verdeutlicht die Grenzen einer starken nachgelagerten Technologiebasis ohne vergleichbare Kapazitäten im Bereich fortschrittlicher Gehäusetechnologien. Die Region kann von der Nachfrage aus der Automobilindustrie, dem Industriesektor und nach Design-Tools profitieren, verfügt jedoch nicht über denselben Fertigungsvorteil bei hochdichten KI-Gehäusen. Lateinamerika sowie der Nahe Osten und Afrika (MEA) mit 29,57 % bzw. 29,96 % sind stärker der Nachfrage nach importierten Systemen ausgesetzt als der vorgelagerten Produktion von Komponenten und Gehäusen.

Wir erwarten, dass die geopolitische Konzentration weiterhin politikgetriebene Investitionen in nordamerikanische Verpackungskapazitäten fördern wird. Die F&E-Initiative NAPMP im Umfang von 1,6 Milliarden USD umfasst ausdrücklich Chiplets, Photonik, Stromversorgung, Wärmemanagement und Co-Design, während das NGMM-Programm der DARPA auf inländische F&E sowie Pilotproduktion für die heterogene 3D-Integration abzielt ^{[5]U.S. Department of Commerce, commerce.gov}. Diese Initiativen adressieren ein Risiko in der Lieferkette, schaffen jedoch zugleich eine langfristige Chance für inländische Anbieter von Gehäusetechnologien, die Materialien, Gehäusedesign, Wärmetechnik und Produktionsqualifizierung miteinander verbinden können. Die strategische Frage lautet nicht, ob Nordamerika seine Verpackungskapazitäten ausbauen kann, sondern ob es ein kommerziell wettbewerbsfähiges Ökosystem mit der für Gehäuse im Maßstab von KI-Anwendungen erforderlichen Dichte, Ausbeute und Durchsatzleistung entwickeln kann.

Marktanteil und Wettbewerbslandschaft des Chiplet-Interconnect-Marktes

Der Markt ist unter vertikal integrierten führenden Unternehmen aus den Bereichen Prozessoren, Auftragsfertigung und Gehäusetechnologien mäßig konzentriert. Intel hielt 18,2 % des Umsatzes im Jahr 2025, gefolgt von AMD mit 11,4 %, NVIDIA mit 10,7 %, TSMC mit 8,6 % und Samsung mit 7,4 %. Zusammen entfielen auf die fünf Unternehmen 56,3 % des Marktumsatzes. Die verbleibenden 43,7 % verteilen sich auf IP-Lizenzgeber, EDA-Anbieter, OSAT-Unternehmen, Schnittstellenspezialisten und aufstrebende Anbieter optischer Interconnect-Technologien.

Intel Intel verbindet fortschrittliche Gehäuseplattformen, Prozessorprodukte und Ambitionen im Foundry-Geschäft. Der Jahresbericht 2024 identifiziert die Waferfertigung, Gehäusetechnologien, Chiplets sowie Software und Dienstleistungen als strategische Komponenten und positioniert fortschrittliche Gehäusetechnologien als Differenzierungsmerkmal von Intel Foundry ^{[7]Intel Corporation, sec.gov}. EMIB und Foveros bieten komplementäre Ansätze für die horizontale und vertikale Chiplet-Integration, einschließlich einer EMIB-Bump-Pitch von 45 µm und des direkten Kupferbondings von Foveros Direct mit 9 µm.

AMD AMD leitet seine Position aus serverbasierten Prozessoren und Beschleunigerarchitekturen auf Chiplet-Basis ab. Die EPYC-Plattform kombiniert mehrere Zen-4-Rechen-Dies mit einem zentralen I/O-Die über GMI3-Verbindungen und demonstriert damit die Leistungs- und Kostenvorteile eines ausgereiften proprietären Chiplet-Ansatzes. AMD ist außerdem Gründungsmitglied des UCIe-Vorstands und verfügt dadurch über Einfluss im Ökosystem des offenen Standards ^{[1]UCIe Consortium, uciexpress.org}.

NVIDIANVIDIA ist an der Nachfrage nach KI-Beschleunigern beteiligt, bei denen Packagedichte, HBM-Integration und Scale-up-Architekturen mit hoher Bandbreite fortschrittliche Interconnects zu einem zentralen kommerziellen Faktor machen. NVIDIA ist Gründungsmitglied des UCIe-Vorstands ^{[1]UCIe Consortium, uciexpress.org}. Die Wettbewerbsstärke des Unternehmens hängt von der Nachfrage nach Beschleunigerplattformen und dem Zugang zu fortschrittlichen Packaging-Kapazitäten ab, nicht von einem eigenständigen offenen IP-Lizenzierungsmodell.

TSMC TSMC ist strategisch wichtig, weil fortschrittliche Packaging-Kapazitäten fabless Chiplet-Designs in Hardware für die Großserienproduktion überführen. Als Gründungsmitglied des UCIe-Vorstands spielt TSMC eine direkte Rolle in einem Ökosystem, das Unterstützung bei Foundry-Prozessen, die Implementierung von Packages und die Qualifizierung von Schnittstellen erfordert ^{[1]UCIe Consortium, uciexpress.org}. Die fortschrittlichen Packaging-Dienstleistungen des Unternehmens nehmen eine kritische Position zwischen Chiplet-Design und der Produktion von KI- und HPC-Systemen in großen Stückzahlen ein.

Samsung Samsung ist über seine Foundry-, Advanced-Packaging- und Speicherkompetenzen beteiligt. Die UCIe-Mitgliedschaft positioniert das Unternehmen als Anbieter für Foundry-Kunden, die offene Chiplet-Schnittstellen anstreben, während seine Packaging- und HBM-Ressourcen für Baugruppen von KI-Beschleunigern relevant sind ^{[1]UCIe Consortium, uciexpress.org}.

Broadcom Broadcom verfügt über umfassende Kompetenzen im Bereich der Hochgeschwindigkeitskonnektivität und Erfahrung mit Netzwerk-ASICs. Die Rolle des Unternehmens ist besonders stark, wenn kundenspezifische Siliziumlösungen eine dichte Integration von Rechenleistung, Speicher und Hochgeschwindigkeits-I/O-Funktionen für Hyperscale-Infrastrukturen erfordern.

Marvell Marvell liefert Konnektivitäts- und Custom-Silicon-Kompetenzen, die für Rechenzentrums- und Netzwerkarchitekturen relevant sind. Die Wettbewerbsrelevanz des Unternehmens ergibt sich aus seinem Wissen über Hochgeschwindigkeitsschnittstellen und seiner Beteiligung an Workloads, bei denen der Einsatz von Chiplets mit den Bandbreitenanforderungen von Cloud- und Netzwerkinfrastrukturen verknüpft ist.

Cadence Cadence stellt EDA- und IP-Kompetenzen bereit, die für die Implementierung und Verifizierung von Schnittstellen erforderlich sind. Das Unternehmen profitiert vom wachsenden Designaufwand im Zusammenhang mit der Planung von Multi-Die-Packages, der Signalintegrität, der Protokollvalidierung und dem Co-Design auf Systemebene.

Synopsys Synopsys konkurriert mit Halbleiter-IP und Kompetenzen im 3D-IC-Design. Mit der zunehmenden Verbreitung offener Chiplet-Schnittstellen konzentriert sich das Nutzenversprechen des Unternehmens darauf, Kunden die Kombination validierter IP mit Implementierungs- und Verifizierungs-Workflows zu ermöglichen.

Alphawave Semi Alphawave Semi konzentriert sich auf Hochgeschwindigkeitskonnektivität und Die-to-Die-PHY-IP für KI-, HPC- und Rechenzentrumsanwendungen. Die Wettbewerbschancen des Unternehmens hängen von der Nachfrage nach Foundry-unabhängiger, an Standards ausgerichteter Konnektivitäts-IP ab, die die Entwicklungszeit für heterogene Designs verkürzen kann.

Siemens EDA/Mentor Siemens EDA/Mentor ist in den Bereichen Chip-Package-Co-Design, Simulation und Tools für Design for Manufacturability tätig. Die Relevanz des Unternehmens nimmt zu, da physische Package-Beschränkungen, einschließlich des thermischen Verhaltens und der Platzierung von Microbumps, zu einem integralen Bestandteil der Systemleistung werden und nicht länger als nachgelagerte Implementierungsdetails gelten.

Amkor Amkor ist als Anbieter für fortschrittliches Packaging und als OSAT-Akteur positioniert. Das Unternehmen kann dort profitieren, wo Kunden Alternativen oder Ergänzungen zu gebundenen Foundry-Pakaging-Kapazitäten suchen, insbesondere bei Anforderungen an Fan-out-, Interposer- und Multi-Die-Montage.

ASE ASE ist Gründungsmitglied des UCIe-Vorstands und ein bedeutender Anbieter für fortschrittliches Packaging und Tests ^{[1]UCIe Consortium, uciexpress.org}. Die Position des Unternehmens wird durch die Notwendigkeit gestärkt, interoperable Chiplet-Designs von der Spezifikation in eine qualifizierte System-in-Package-Montage im Produktionsmaßstab zu überführen.

Ayar Labs Ayar Labs repräsentiert das Segment der Disruptoren bei optischen Verbindungen. Sein UCIe-konformes TeraPHY-Chiplet für optische I/O mit 8 Tbps adressiert KI-Scale-up-Architekturen, in denen elektrische Verbindungen mit Einschränkungen bei Bandbreite, Reichweite oder Energieverbrauch konfrontiert sind. Die kommerzielle Herausforderung des Unternehmens besteht darin, die Fähigkeiten der Optik in qualifizierte, skalierbare Gehäuse- und Systemimplementierungen zu überführen.

Rambus Rambus ist mit Kompetenzen bei Hochgeschwindigkeits-Speicherschnittstellen und Silizium-IP vertreten. Die Relevanz des Unternehmens ist mit der Rolle von HBM und der leistungsfähigen Speicheranbindung in KI-Beschleunigergehäusen verbunden, bei denen Zuverlässigkeit und Bandbreite der Schnittstelle für den Systemdurchsatz entscheidend sind.

Aktuelle Branchenentwicklungen

• Veröffentlichung der UCIe-3.0-Spezifikation, August 2025. Das UCIe Consortium veröffentlichte UCIe 3.0 mit einer Leistung von 64 GT/s und erweiterten Funktionen zur Verwaltbarkeit. Die Veröffentlichung baut auf der in UCIe 2.0 eingeführten Unterstützung für 3D-Packaging auf und erweitert die technische Grundlage für die offene Chiplet-Konnektivität.
• Veröffentlichung der UCIe-2.0-Spezifikation, August 2024. UCIe 2.0 führte die UCIe-3D-Unterstützung für Hybrid Bonding, DFx-Verwaltbarkeit und Debug-Architektur für Multi-Chiplet-Systeme sowie Compliance-Rahmenwerke ein, die die Validierung der Interoperabilität verbessern sollen.
• Ankündigung des optischen UCIe-Chiplets von Ayar Labs, März 2025. Ayar Labs kündigte TeraPHY als optisches I/O-Chiplet mit 8 Tbps und einer elektrischen UCIe-Schnittstelle für KI-Scale-up-Architekturen an. Das Unternehmen beschrieb außerdem SuperNova-Konfigurationen mit entfernter Lichtquelle, die eine bidirektionale Bandbreite von bis zu einem Petabit pro Sekunde unterstützen.
• Förderzusagen für Advanced Packaging im Rahmen von CHIPS for America, November 2024. NIST kündigte Förderzusagen von bis zu 300 Millionen USD für Forschung und Entwicklung (F&E) an Substraten und Materialien für Advanced Packaging an, darunter Förderungen für Glas- und Siliziumkernsubstrate für KI- und HPC-Packaging sowie für die Entwicklung von Fan-out-Packaging.
• Ankündigung der NAPMP-Finanzierung für Forschung und Entwicklung, Oktober 2024. Das Department of Commerce kündigte eine NAPMP-Finanzierung für Forschung und Entwicklung von bis zu 1,6 Milliarden USD an, die sich auf Ausrüstung, Werkzeuge, Prozesse, Stromversorgung, Wärmemanagement, Photonik- und HF-Steckverbindertechnologie, Chiplets sowie Co-Design/EDA erstreckt.
• Entwicklung von DARPA NGMM, 2024. DARPA setzte das NGMM-Programm gemeinsam mit der University of Texas at Austin und dem Texas Institute for Electronics fort, um inländische F&E- und Pilotproduktionskapazitäten für die heterogene 3D-Integration aufzubauen.