칩렛 인터커넥트 시장 규모 및 점유율 2026-2035

칩렛 인터커넥트 시장 규모

글로벌 칩렛 인터커넥트 시장 규모는 2025년 21억7,000만 미국 달러로 평가되었으며, 2026년에는 28억9,000만 미국 달러, 2035년에는 412억 미국 달러에 이를 전망입니다. 2026~2035년 동안 시장은 약 34.36%의 연평균성장률(CAGR)로 확대될 전망입니다. 이 시장에는 전기 및 광학 다이 간 링크, SerDes 및 병렬 신호 전송, 개방형 및 독점 프로토콜 모델, PHY 및 컨트롤러/프로토콜 IP, 실리콘 인터포저·임베디드 브리지·유기 재배선층 또는 팬아웃 재배선층 플랫폼을 포함한 패키징 하드웨어가 포함됩니다.

칩렛 도입은 컴퓨팅, I/O, 메모리, 아날로그 및 가속기 기능을 하나의 공정 노드나 대형 단일 다이에 통합할 필요를 없애 프로세서 설계의 경제성을 변화시킵니다. AMD의 4세대 EPYC 아키텍처는 이러한 모델을 보여줍니다. 최대 12개의 5nm Zen 4 컴퓨트 다이가 32Gbps로 작동하는 GMI3 링크를 통해 I/O 다이에 연결되므로, I/O 기능을 보다 경제적인 제조 공정 노드에 유지할 수 있습니다 ^{[2]Advanced Micro Devices, amd.com}. 이에 따른 상업적 의미는 각 분리형 설계가 물리적 신호 전송, 프로토콜 제어, 패키지 배선, 검증 및 열 공동 설계에 걸친 일련의 다이 간 인터페이스 요구사항을 새롭게 도입한다는 점입니다.

UCIe는 자체 개발 인터페이스를 넘어 공략 가능한 시장을 확대하는 핵심 수단으로 자리 잡았습니다. 이 컨소시엄은 AMD, Intel, NVIDIA, Qualcomm, Samsung, TSMC, Arm, Google Cloud, Meta, Microsoft, Alibaba 및 ASE를 포함한 12개 창립 이사회 회원사에 의해 2022년에 설립되었습니다 ^{[1]UCIe Consortium, uciexpress.org}. UCIe의 사양은 2D 및 2.5D 다이 간 I/O를 지원하는 UCIe 1.x에서 3D 패키징을 지원하는 UCIe 2.0과 2025년 8월 공개된 UCIe 3.0의 64GT/s 기능으로 확대되었습니다.

AI 가속기와 HPC 시스템은 긴밀하게 통합된 패키지 내부에서 컴퓨트 타일과 고대역폭 메모리 간 데이터를 이동하는 성능에 의존하기 때문에 단기적으로 주요 수요처가 될 전망입니다. 미국 정책은 이러한 패키징 계층의 전략적 중요성을 반영하고 있습니다. 국가 첨단 패키징 제조 프로그램(National Advanced Packaging Manufacturing Program)은 첨단 기판, 포토닉스, 열 관리, 칩렛 및 공동 설계 관련 연구를 지원하며, 미국 상무부는 5개 첨단 패키징 기술 분야에 걸쳐 최대 16억 미국 달러 규모의 NAPMP 연구개발(R&D) 자금을 지원한다고 발표했습니다. DARPA의 NGMM 프로그램 역시 3D 이종 집적을 국방 및 상업용 마이크로일렉트로닉스 제조의 기반 기술로 보고 있습니다.

공급 제약은 로직 설계 자체보다 패키지에 점점 더 집중되고 있습니다. NAPMP는 첨단 패키징을 최근 AI 발전을 가능하게 하는 핵심 요소로 규정하고 있으며, Intel의 로드맵은 45 µm EMIB 범프 피치와 9 µm Foveros Direct 구리 본딩을 통해 집적도 향상 추세를 보여줍니다. 이에 따라 칩렛 인터커넥트 스택은 독립적인 투자 대상으로 부상하고 있습니다. 프로세서가 모놀리식 레이아웃에서 다이 여러 개를 조립하는 구조로 전환되면서 PHY IP, 프로토콜 IP, 브리지 다이, 인터포저 및 패키지 검증 도구의 부가가치가 각각 높아지고 있습니다. 또한 표준화가 진전되면서 타사 IP 공급업체는 특정 고객의 독점 패브릭이 아니라 재사용 가능한 인터페이스 소켓을 대상으로 할 수 있어 해당 기회가 더욱 확대되고 있습니다. 주요 위험은 패키지 생산능력, 열 성능 및 상호운용성이 컴퓨팅 수요와 동일한 속도로 확장되어야 한다는 점입니다. 그렇지 않으면 첨단 패키징이 AI 하드웨어의 처리량을 제한하는 병목 요인이 될 수 있습니다.

핵심 성장 요인

이종 집적 수요 다이 여러 개를 패키징하면 반도체 설계업체는 서로 다른 노드, 성능 및 신뢰성 요건을 가진 기능을 결합할 수 있는 실용적인 경로를 확보할 수 있습니다. Intel의 EMIB는 45 µm 범프 피치에서 칩렛 인접부를 국부적으로 내장된 실리콘 브리지를 통해 연결하며, Foveros Direct는 9 µm 피치에서 대면 구리 본딩을 지원합니다 ^{[3]Intel Corporation, intel.com}. 이러한 플랫폼은 인터커넥트 집적도가 이제 설계 변수가 되었음을 보여줍니다. 즉, 인터커넥트 집적도에 따라 과거 모놀리식 다이와 연관되었던 지연 시간 및 대역폭 이점을 유지하면서 어떤 기능을 분리할 수 있는지가 결정됩니다.

정부 프로그램도 같은 기술 방향을 뒷받침하고 있습니다. NAPMP는 첨단 기판, 포토닉스, 열 관리, 칩렛 생태계 및 공동 설계를 우선시하고 있습니다. 첨단 패키징이 최첨단 다이의 성능을 실제 배포 가능한 시스템으로 전환하는 데 점점 더 필수적이기 때문입니다. DARPA의 NGMM 이니셔티브는 이러한 논리를 국내 3D 이종 집적 연구개발(R&D) 및 파일럿 생산으로 확대합니다. 이러한 지원은 패키징 역량이 인터페이스 검증, 소재 개발 및 설계 자동화와 분리될 수 없다는 점에서 인터커넥트 시장에 중요한 의미를 가집니다.

첨단 노드 비용 최적화 칩렛을 활용하면 고부가가치 컴퓨팅 기능에는 첨단 노드를 사용하면서 I/O 및 기타 기능은 비용이 더 낮은 노드에 유지할 수 있습니다.

AMD의 EPYC Genoa 아키텍처에서는 5nm 컴퓨팅 다이가 GMI3 링크를 통해 중앙 I/O 다이와 통신합니다. 이는 인터페이스 패브릭을 통해 하나의 프로세서 내에서 서로 다른 공정 기술을 사용할 수 있음을 보여줍니다. 이러한 가치 제안은 대형 프로세서에서 가장 강력합니다. 모놀리식 다이의 결함 하나가 더 작은 별도 테스트 가능 칩렛의 결함보다 첨단 노드 웨이퍼 가치를 더 크게 훼손할 수 있기 때문입니다.

이 모델은 지출의 중심을 다이 간 PHY, 프로토콜, 패키지 라우팅 및 공동 설계 도구로 이동시킵니다. 칩렛 아키텍처는 주변 기능에 필요한 첨단 실리콘의 양을 줄일 수 있지만, 동시에 전력, 지연 시간, 신뢰성 및 제조 가능성 요건을 충족해야 하는 인터페이스의 수도 늘어납니다. 따라서 전체 실리콘 면적이 증가하지 않더라도 기능적 분업화가 진행되면 인터커넥트 요소의 비중은 높아집니다.

AI 및 HPC 워크로드 확장 AI 가속기는 컴퓨팅 타일과 고대역폭 메모리 간의 고밀도 연결을 필요로 하므로, 패키지 수준의 대역폭이 시스템에서 실제로 활용 가능한 성능을 결정하는 요인이 됩니다. NIST는 최근의 AI 발전이 첨단 패키징 없이는 불가능했을 것이라고 밝혔으며, 미국 상무부는 포토닉스와 RF 커넥터 기술을 NAPMP의 5개 연구개발 분야에 포함하고 있습니다. 더 많은 컴퓨팅을 구현하려면 패키지 내부와 패키지 외부에서 데이터 이동이 그에 상응해 증가해야 하는 분야에서 시장 수요가 가장 강하게 나타납니다.

2030년까지 패키지당 1조 개의 트랜지스터를 구현하려는 Intel의 목표는 고밀도 패키징이 인터커넥트 시장에서 중요한 이유를 보여줍니다 ^{[3]Intel Corporation, intel.com}. 패키지에 더 많은 다이가 통합될수록 더 큰 시스템 인 패키지 전반에서 전력 공급, 열 경로, 물리적 라우팅 및 프로토콜 동작을 조정하는 과제가 중요해집니다. 이에 따라 개별 인터페이스 블록이 아니라 검증된 솔루션을 제공할 수 있는 공급업체가 유리해집니다.

수율 개선 및 설계 유연성 기능을 칩렛으로 분리하면 최종 조립 전에 컴퓨팅, 캐시, I/O 및 특수 가속기를 각각 최적화할 수 있으므로 설계 유연성이 향상될 수 있습니다. Intel의 Foveros 2.5D 방식은 수동 베이스 다이에 면대면으로 배치된 액티브 다이를 사용하여 하나의 패키지에 서로 다른 노드의 기능을 결합할 수 있는 경로를 마련합니다 ^{[3]Intel Corporation, intel.com}. 이 아키텍처는 통합 설계에서 첨단 컴퓨팅 밀도와 비용에 민감하거나 아날로그 집약적인 주변 기능 간의 균형을 맞춰야 하는 경우에 유용합니다.

그러나 이러한 이점은 자동으로 발생하지 않으며 조건부입니다. 소형 다이를 통한 수율 개선 효과도 패키지 조립, 마이크로 범프 신뢰성 또는 열 관리 문제로 제조 공정 후반에 결함이 발생하면 상쇄될 수 있습니다. 따라서 웨이퍼 수준의 수율과 함께 인터페이스 및 패키지 검증 역량도 상업적으로 중요해집니다.

생태계 표준화 및 개방형 인터커넥트 UCIe는 다이 간 연결을 위한 공통 물리 계층, 프로토콜 및 소프트웨어 스택 요소를 정의하여 여러 공급업체로 구성된 칩렛 생태계를 결합하는 비용을 낮춥니다 ^{[1]UCIe Consortium, uciexpress.org}. UCIe 2.0은 UCIe-3D 지원, DFx 관리성 아키텍처 및 상호운용성 검증을 개선하기 위한 규정 준수 테스트 프레임워크를 추가했습니다. 이후 UCIe 3.0은 2025년 8월 성능을 64 GT/s로 높였습니다.

이 표준의 상업적 효과는 IP 및 EDA 공급업체에 가장 크게 나타납니다. 재사용 가능한 UCIe 호환 인터페이스는 여러 고객과 파운드리 프로그램에 적용할 수 있지만, 독점 인터페이스는 일반적으로 하나의 프로세서 로드맵에 종속됩니다. Ayar Labs가 2025년 3월 발표한 8 Tbps UCIe 호환 광 I/O 칩렛은 개방형 전기 인터페이스가 AI 스케일업 아키텍처에 새로운 광 기술이 진입할 수 있는 경로를 제공하는 방식을 보여줍니다.

주요 제약 요인

불완전한 상호운용성 UCIe는 다이 간 통합을 위한 공통 방향을 확립했지만, 개방형 사양만으로 칩렛 간 호환성이 확보되는 것은 아닙니다. UCIe 2.0은 규정 준수 프레임워크를 도입했으며, 서로 다른 PHY 공급업체 간 상호운용성이 아직 대규모로 검증되지 않았다고 밝혔습니다. 설계자는 여전히 PHY 구현, 프로토콜 컨트롤러, 패키지 기판, 전력 공급 네트워크 및 시스템 관리 기능을 결합했을 때의 동작을 검증해야 합니다.

이 제약 요인은 조직 및 파운드리 경계를 넘어 칩렛을 조달하려는 고객에게 가장 큰 영향을 미칩니다. 대형 통합 기업은 자체 제품을 중심으로 독점 패브릭을 계속 최적화할 수 있지만, 소규모 설계업체는 이기종 부품을 조합할 때 더 많은 검증 부담을 안게 됩니다. 표준 사양에서 폭넓게 검증된 상호운용성으로 전환되는 속도가 개방형 인터페이스가 초기 도입 기업을 넘어 얼마나 빠르게 확대될지를 결정할 것입니다.

열 및 전력 관리 제약 더 미세한 피치의 인터커넥트와 더욱 고밀도화된 적층은 패키지 내부의 열 관리 부담을 증가시킵니다. Intel은 EMIB 및 Foveros 하이브리드 패키징 방식이 구조 공학을 통해 해결해야 하는 과제로 열 변형을 지목했습니다 ^{[3]Intel Corporation, intel.com}. NAPMP 역시 전력 공급과 열 관리를 우선 연구개발 분야로 별도로 제시하고 있어, 이러한 제약이 산업 전반에서 여전히 중요하다는 점을 보여줍니다.

패키지가 수평형 2.5D 통합에서 더욱 고밀도화된 3D 구조로 전환될수록 이러한 제약은 더욱 커집니다. 단위 면적당 더 많은 대역폭, 더 많은 활성 다이, 더 좁은 본딩 피치는 시스템 성능을 향상시킬 수 있지만, 열 추출, 기계적 안정성 및 장기 신뢰성에 대해서는 더욱 까다로운 요건을 발생시킵니다. 따라서 열 관리 역량은 단순히 패키지 비용에 영향을 미치는 요소를 넘어, 어떤 아키텍처를 대규모로 제조할 수 있는지를 좌우할 가능성이 높습니다.

열 관리는 다른 양상을 보입니다.

패키지당 다이 수 증가, 피치 축소, 대역폭 밀도 향상이라는 시장 성장 요인이 열 구배와 기계적 응력도 함께 심화시키기 때문에, 표준이 확산된다고 해서 성능이 자동으로 개선되는 것은 아닙니다. NAPMP가 전력 공급과 열 관리에 중점을 두고 있으며 Intel이 열 변형에 대응하기 위한 엔지니어링 조치를 취하고 있다는 점은 다이, 패키지, 소재, 냉각을 아우르는 공동 설계가 앞으로도 확보하기 어려운 역량으로 남을 것임을 보여줍니다 ^{[3]Intel Corporation, intel.com}. 이러한 비대칭성은 패키지 아키텍처와 열 인증을 분리할 수 없는 고부가가치 작업을 확보할 수 있는 Intel Foundry, TSMC, Amkor와 같은 통합 패키징 제공업체에 유리하게 작용합니다. IP만 제공하는 공급업체는 더욱 확장 가능한 라이선스 모델을 유지하지만, 이들의 상업적 성공은 인터페이스가 패키지 통합업체가 설정한 열 및 전력 범위 내에서 작동할 수 있음을 입증하는 데 점점 더 좌우될 것입니다.

칩렛 인터커넥트 시장 부문별 분석

인터커넥트 유형별

전기 인터커넥트 전기 인터커넥트 시장 규모는 2025년 13억4,481만 미국 달러로 평가되었으며, 2026년에는 17억7,752만 미국 달러, 2035년에는 236억4,893만 미국 달러에 이를 전망입니다. 2025년부터 2035년까지 연평균성장률(CAGR)은 33.32%입니다. 이러한 규모는 현재 프로세서, 가속기 및 HBM 통합 패키지에 사용되는 구리 마이크로 범프, 재배선층, 실리콘 관통 비아, 단거리 전기 링크의 기존 기반을 반영합니다. Intel의 2세대 EMIB는 범프 피치를 55 µm에서 45 µm로 줄여 수평으로 인접한 칩렛의 집적도를 높입니다 ^{[3]Intel Corporation, intel.com}.

전기 링크는 확립된 패키지 공정을 통해 낮은 지연 시간으로 다수의 병렬 도체 어레이를 지원할 수 있기 때문에 단거리 고밀도 연결에서 여전히 선호됩니다. 광 인터커넥트보다 성장 속도가 느리다고 해서 핵심 패키지 라우팅에서 전기 인터커넥트가 대체되고 있다는 의미는 아닙니다. 이는 도달 거리, 총 대역폭, 에너지 제약이 구리의 실질적인 한계를 넘어서는 경우 광학 아키텍처에 대한 수요가 증가하고 있음을 반영합니다.

광 인터커넥트 광 인터커넥트 시장 규모는 2025년 8억2,282만 미국 달러에서 2026년 11억994만 미국 달러, 2035년 175억5,129만 미국 달러로 증가할 전망이며, 연평균성장률(CAGR)은 35.90%입니다. Ayar Labs는 2025년 3월 8Tbps의 UCIe 호환 광 I/O 칩렛인 TeraPHY를 발표했습니다. TeraPHY의 전기 UCIe 인터페이스는 칩렛 규모의 전기 연결과 AI 스케일업 시스템용 광자 전송을 연결하는 가교 역할을 합니다 ^{[4]Ayar Labs, ayarlabs.com}.

광 부문의 성장은 패키지 내부 전기 배선의 전면적인 대체보다는 시스템 수준의 확장과 연관되어 있습니다. 초당 최대 1페타비트의 양방향 대역폭을 지원하는 구성으로 시연된 TeraPHY와 SuperNova 원격 광원 간 통합은 가속기 패브릭이 단일 패키지를 넘어 확장되어야 하는 경우 광 칩렛의 중요성을 보여줍니다 ^{[4]Ayar Labs, ayarlabs.com}. 포토닉스를 포함한 NAPMP의 커넥터 기술 중점 전략도 이러한 방향을 뒷받침합니다.

신호 아키텍처별

SerDes 기반 인터커넥트

SerDes 기반 인터커넥트는 2025년에 11억8,235만 미국 달러의 매출을 기록했으며, 2035년에는 196억1,130만 미국 달러에 이를 전망입니다. 연평균성장률(CAGR)은 32.54%로 예상됩니다. SerDes 기반 인터커넥트는 고속 직렬 링크, 소켓 수준 통신 및 장거리 입출력(I/O) 기능에서 여전히 중요한 역할을 합니다. AMD의 EPYC 아키텍처는 외부 연결 및 소켓 연결을 위해 PCIe Gen 5 SerDes 기능을 활용하며, 이는 칩렛 프로세서 주변에서 직렬 신호 방식이 여전히 중요한 역할을 하고 있음을 보여줍니다.

다만 인터포저와 브리지에서 발생하는 고밀도 다이 간 연결의 상당수가 매우 짧은 거리에서 이루어지기 때문에 성장률은 병렬 아키텍처보다 낮습니다. 이러한 환경에서는 넓은 병렬 인터페이스가 각 데이터 스트림을 직렬화하고 복원하는 데 따르는 전력 및 복잡성의 상충 요인 없이 총 대역폭을 제공할 수 있습니다.

병렬 기반 인터커넥트 병렬 기반 아키텍처 시장은 2025년 9억8,528만 미국 달러에서 2035년 215억8,892만 미국 달러로 확대될 전망이며, 부문별 아키텍처 중 가장 높은 36.25%의 연평균성장률(CAGR)을 기록할 것으로 예상됩니다. UCIe는 표준 패키지 및 첨단 패키지의 단거리 다이 간 입출력(I/O) 요구사항을 중심으로 설계되었습니다. 이 아키텍처는 실리콘 인터포저 및 임베디드 브리지 레이아웃에 적합하며, 짧은 경로와 미세 피치를 통해 다수의 전기 레인을 동시에 지원할 수 있습니다.

병렬 신호 방식은 AI 가속기를 뒷받침하는 패키지 집적도 추세의 직접적인 수혜를 받습니다. 패키지에 더 많은 컴퓨팅 타일과 HBM 스택이 통합되면서, 넓은 단거리 인터페이스는 반복적인 직렬화에 따른 에너지 비용을 피하면서 높은 총 처리량을 제공할 수 있습니다. 상업적 요구사항은 점차 일반적인 고속 링크가 아니라 특정 패키지 기술 및 파운드리 설계 환경에서 작동하는 검증된 병렬 인터페이스로 전환되고 있습니다.

프로토콜 모델별

개방형 표준 프로토콜 개방형 표준 프로토콜 시장은 2025년 8억4,734만 미국 달러에서 2035년 191억1,690만 미국 달러로 성장할 전망이며, 모든 세분화 기준에서 가장 높은 36.68%의 연평균성장률(CAGR)을 기록할 것으로 예상됩니다. UCIe는 현재 가장 강력한 생태계 기준점으로 자리 잡고 있으며, 130개 이상의 회원사를 보유하고 있습니다. 또한 현재 표준 개발 방향에는 3D 패키징 지원, 관리성 아키텍처, 적합성 테스트 및 64 GT/s 성능이 포함되어 있습니다.

높은 성장률은 통합 및 검증 위험을 낮추는 것이 경제적으로 중요하다는 점을 반영합니다. 개방형 프로토콜은 재사용 가능한 IP, 다중 공급업체 조달 또는 파운드리 간 이식이 가능한 설계 흐름을 원하는 고객에게 특히 중요합니다. 그러나 상호운용성은 단순히 표준 수준에서 규정되는 데 그치지 않고 실제 실리콘 및 패키지 환경에서 입증되어야 한다는 제약이 있습니다.

독점적 다이 간 프로토콜 독점적 인터페이스 시장은 2025년에 13억2,029만 미국 달러를 기록했으며, 2035년에는 220억8,332만 미국 달러에 이를 전망입니다. 연평균성장률(CAGR)은 32.63%로 예상됩니다. 2025년 시장 규모가 더 큰 것은 주요 프로세서 및 가속기 공급업체가 자체 성능 및 코히어런시 요구사항을 충족하기 위해 내부적으로 최적화된 인터페이스를 사용하는 기존 아키텍처를 보유하고 있기 때문입니다. AMD의 EPYC에 적용된 GMI3 링크는 광범위한 제품 아키텍처 내에서 최적화된 독점적 인터커넥트의 사례입니다.

독점적 프로토콜은 최첨단 통합 시스템에서 앞으로도 중요한 역할을 할 가능성이 높으며, 특히 성능 차별화가 긴밀하게 결합된 하드웨어와 소프트웨어에 좌우되는 경우 더욱 그렇습니다. 그러나 검증된 표준 인터페이스가 더 광범위한 칩렛 조합을 지원할 수 있게 되면 독점적 개발 비용과 생태계 종속의 매력이 낮아지기 때문에, 성장률은 개방형 표준보다 낮습니다.

인터커넥트 IP 계층별

PHY IPPHY IP 시장은 2025년 13억1,364만 미국 달러에서 2035년 226억6,012만 미국 달러로 성장할 전망이며, 연평균성장률(CAGR)은 33.06%입니다. 이 계층에는 전기 신호 조절, 보정, 클록 생성, 데이터 복구 및 광전 변환 기능이 포함됩니다. 모든 칩렛 연결에는 PHY 기능이 필수적이므로, PHY IP는 높은 매출 기반을 형성하고 있습니다.

기술적 과제는 패키지의 특성과 점점 더 밀접하게 연관되고 있습니다. 특정 범프 피치, 기판, 채널 손실 프로파일 또는 열 설계 범위를 기준으로 설계된 PHY는 다른 조건에 적용하려면 상당한 조정이 필요할 수 있습니다. 따라서 공급업체들은 신호 성능뿐 아니라 공정 이식성, 패키지 인식 모델링 및 검증 지원 역량을 두고도 경쟁하고 있습니다.

컨트롤러 및 프로토콜 IP 컨트롤러 및 프로토콜 IP 시장은 2025년 8억5,399만 미국 달러에서 2035년 185억4,010만 미국 달러로 증가할 전망이며, 연평균성장률(CAGR)은 36.13%입니다. 여기에는 여러 다이가 통합 시스템처럼 작동하도록 하는 데 필요한 링크 제어, 프로토콜 조정, 관리성, 코히어런시 및 흐름 제어 기능이 포함됩니다. UCIe 2.0의 DFx 아키텍처는 멀티칩렛 시스템에서 관리성과 수명주기 가시성의 중요성이 커지고 있음을 보여줍니다.

PHY IP보다 높은 성장률은 시스템 복잡성이 상위 계층으로 이동하고 있음을 나타냅니다. 패키지에 더 많은 다이와 더욱 이기종인 기능이 통합되면서 차별화된 가치는 어셈블리 전반에서 코히어런시, 프로토콜 변환, 오류 처리 및 관측 가능성을 관리하는 역량으로 이동하고 있습니다. 이에 따라 검증된 PHY와 컨트롤러 IP 및 통합 지원 자료를 함께 제공할 수 있는 공급업체가 상업적 우위를 확보할 수 있습니다.

인터커넥트 구현 하드웨어별

실리콘 인터포저 실리콘 인터포저 시장은 2025년 10억2,493만 미국 달러에서 2035년 197억7,611만 미국 달러로 성장할 전망이며, 연평균성장률(CAGR)은 34.56%입니다. 실리콘 인터포저는 컴퓨팅 다이, 메모리 및 I/O 타일 간 긴밀한 결합이 필요한 고성능 패키지에 고밀도 배선을 제공합니다. Intel은 EMIB를 전체 실리콘 인터포저 없이 대형 칩렛 간 고대역폭 연결을 제공하는 방식으로 제시하고 있으며, 이는 고밀도 통합을 위한 기준 아키텍처로서 인터포저의 중요성을 뒷받침합니다 ^{[3]Intel Corporation, intel.com}.

이 부문은 배선 밀도와 전기적 특성이 까다로운 다이 간 연결을 지원하기 때문에 AI 및 HPC 패키지에서 여전히 핵심적인 역할을 합니다. 주요 상충 요인은 비용과 패키지 복잡성이며, 이에 따라 국소적인 고밀도 배선만 필요한 경우에는 대체 하드웨어 방식이 주목받고 있습니다.

임베디드 실리콘 브리지 임베디드 실리콘 브리지 시장은 2025년 7억8,828만 미국 달러에서 2035년 174억6,889만 미국 달러로 성장할 전망이며, 연평균성장률(CAGR)은 36.44%입니다. EMIB는 패키지 전체 영역 아래에 실리콘 인터포저를 배치하지 않고도 국소적인 브리지를 통해 인접 칩렛을 연결할 수 있음을 보여줍니다 ^{[3]Intel Corporation, intel.com}. 이 아키텍처는 가장 높은 연결 밀도가 필요한 영역에서 고밀도 연결성을 유지하면서 실리콘 사용량을 줄일 수 있습니다.

시장 평균을 웃도는 성장률은 패키지 밀도와 재료비 및 열 설계 간 균형을 맞춰야 할 필요성이 커지고 있음을 반영합니다. 브리지 기반 아키텍처는 전체 인터포저를 적용할 경우 불필요한 면적이 추가되거나 대형 멀티다이 패키지의 기계적·열적 구조가 복잡해지는 경우에 특히 적합합니다.

유기 인터포저 및 팬아웃 RDL 유기 인터포저 및 팬아웃 RDL 시장은 2025년 3억5,442만 미국 달러에서 2035년 39억5,522만 미국 달러로 증가할 전망이며, 연평균성장률(CAGR)은 27.20%입니다. 상대적으로 낮은 비용 구조 덕분에 최고 수준의 실리콘 인터포저 배선 밀도가 필요하지 않은 애플리케이션에 적합합니다. NIST는 NAPMP 프로그램에 따라 300mm 웨이퍼 수준 및 600mm 패널 수준 팬아웃 패키징 개발을 위해 Arizona State University에 자금을 지원했습니다.

이 부문의 성장률이 낮은 것은 비용 효율적인 패키지 플랫폼과 선도적인 AI 가속기가 요구하는 극도의 대역폭 밀도 간 격차를 반영합니다. 이 부문은 가능한 한 작은 인터커넥트 피치보다 패키지 비용 구조가 더 중요한 자동차, 산업, 소비자 및 기타 비용 민감형 애플리케이션에서 여전히 중요한 역할을 합니다.

최종 용도별

고성능 컴퓨팅 고성능 컴퓨팅(HPC) 시장은 2025년 3억1,348만 미국 달러에서 2035년 54억3,843만 미국 달러로 확대되며, 연평균 약 33.14% 성장할 전망입니다. 과학, 국방 및 대규모 모델링 워크로드에는 컴퓨팅, 메모리 및 입출력(I/O) 기능의 고밀도 통합이 필요합니다. DARPA의 NGMM 프로그램은 국가 안보 및 상업용 HPC 애플리케이션과 관련된 3차원 이기종 통합을 명시적으로 목표로 합니다.

인공지능 및 머신러닝 가속기 인공지능 및 머신러닝(AI/ML) 가속기는 가장 빠르게 성장하는 최종 용도 부문으로, 시장 규모는 2025년 4억2,360만 미국 달러에서 2035년 98억8,805만 미국 달러로 증가하며 연평균 약 37.15% 성장할 전망입니다. 컴퓨팅 타일과 HBM을 높은 밀도로 연결하면서 전력 효율을 유지해야 하는 패키지에서 수요가 발생합니다. 첨단 패키징, 포토닉스 및 칩렛 시스템에 초점을 맞춘 NAPMP는 AI 성능이 이러한 패키지 수준의 역량에 의존한다는 점을 반영합니다.

데이터센터 및 클라우드 인프라 데이터센터 및 클라우드 인프라 시장은 2025년 4억3,961만 미국 달러에서 2035년 86억5,205만 미국 달러로 확대되며, 연평균 약 34.83% 성장할 전망입니다. 클라우드 구축이 확대되면서 칩렛 기반 CPU, AI 가속기, 네트워킹 반도체 및 이를 생산하는 데 필요한 첨단 패키징 용량에 대한 반복적인 수요가 발생합니다.

네트워킹 및 스위칭 ASIC 네트워킹 ASIC 시장은 2025년 2억8,796만 미국 달러에서 2035년 53억5,603만 미국 달러로 증가하며, 연평균 약 34.07% 성장할 전망입니다. 이러한 설계에서는 엄격한 전력 및 대역폭 제약 안에서 고속 입출력, 패킷 처리, 메모리 및 스위칭 기능을 함께 구현해야 하므로 직렬 및 단거리 병렬 인터커넥트 아키텍처 모두에 대한 수요가 뒷받침됩니다.

자동차 전자장치 자동차 부문 수요는 2025년 2억3,002만 미국 달러에서 2035년 39억9,642만 미국 달러로 증가하며, 연평균 약 33.16% 성장할 전망입니다. UCIe 1.1은 자동차 신뢰성과 비용 최적화 패키징을 위한 확장 기능을 추가했으며, 이는 칩렛 상호운용성 요건이 인증 기간이 더 길고 신뢰성 제약이 있는 애플리케이션으로 확대되고 있음을 보여줍니다.

소비자 컴퓨팅 소비자 컴퓨팅 시장은 2025년 1억7,978만 미국 달러에서 2035년 32억1,362만 미국 달러로 증가하며, 연평균 약 33.54% 성장할 전망입니다. AMD가 EPYC와 Ryzen 전반에 Zen 4 컴퓨팅 다이 설계를 활용한 사례는 재사용 가능한 칩렛 설계가 여러 제품 범주로 확장될 수 있음을 보여줍니다. 패키지 비용에 대한 민감도가 여전히 높기 때문에 대량 생산되는 소비자 제품에서는 가장 비용이 높은 인터포저 기반 아키텍처의 사용이 제한됩니다.

산업 및 엣지 컴퓨팅 산업 및 엣지 컴퓨팅 시장은 2025년 1억5,457만 미국 달러에서 2035년 26억7,801만 미국 달러로 확대되며, 연평균 약 33.12% 성장할 전망입니다. 이러한 구축 환경에서는 신뢰성, 통합 유연성 및 수명주기 관리를 우선시하므로, 제약된 시스템 설계 안에서 특수 프로세싱 기능이나 메모리 기능을 결합해야 하는 칩렛 아키텍처에 대한 수요가 뒷받침됩니다.

기타 의료 전자장치, 통신 인프라 및 항공우주 관련 시스템을 포함한 기타 애플리케이션 시장은 2025년 1억3,861만 미국 달러에서 2035년 19억7,761만 미국 달러로 증가하며, 연평균 약 30.38% 성장할 전망입니다.

컨트롤러/프로토콜 IP와 PHY IP의 상대적 성과는 특히 중요합니다. PHY는 여전히 필수적이며 더 큰 매출 기반을 유지하고 있지만, 신호 조정만으로는 멀티 칩렛 패키지의 시스템 수준 복잡성을 해결할 수 없습니다. UCIe 2.0에 3D 지원과 DFx 관리 기능이 추가된 것은 수명주기 관리와 상호운용성의 중요성이 확대되고 있음을 보여줍니다. 따라서 가장 유리한 위치는 UCIe에 부합하는 병렬 PHY 및 컨트롤러 IP를 제공하고, 여러 파운드리 PDK에서 이를 검증하며, 패키지 구현에 필요한 검증 자료까지 제공할 수 있는 공급업체가 차지할 것입니다. 광 인터페이스는 시스템 도달 거리 또는 에너지 수요가 구리 기반 연결의 실용적 범위를 넘어서는 경우 별도의 성장 동력을 제공하며, Ayar Labs의 UCIe 호환 8Tbps 광 I/O 칩렛이 이를 보여주는 사례입니다 ^{[4]Ayar Labs, ayarlabs.com}.

칩렛 인터커넥트 시장 지역별 분석

북미

북미 시장 규모는 2025년 9억2,457만 미국 달러를 기록했으며, 2026년에는 12억3,272만 미국 달러에 이를 전망입니다. 이 기간 연평균성장률(CAGR)은 34.48%입니다. 북미는 팹리스 칩렛 설계, 독자 프로세서 아키텍처, PHY 및 프로토콜 IP, EDA 소프트웨어, 광 인터커넥트 개발 분야에서 상당한 가치를 창출하고 있습니다. 또한 국내 첨단 패키징 역량을 강화하기 위한 공공 투자에서도 혜택을 받고 있습니다. 미국 상무부는 장비, 열 관리, 커넥터 기술, 칩렛 및 공동 설계 분야를 대상으로 NAPMP 연구개발 자금 최대 16억 미국 달러를 지원한다고 발표했습니다 ^{[5]U.S. Department of Commerce, commerce.gov}.

미국은 설계 및 IP 계층에서 특히 중요한 위치를 유지하고 있습니다. Intel의 EMIB 및 Foveros 플랫폼, AMD의 칩렛 프로세서 아키텍처, Ayar Labs의 광 I/O 개발은 북미 지역에 인터커넥트 혁신이 집중되어 있음을 보여줍니다. NIST가 Absolics, Applied Materials 및 Arizona State University에 제공한 3억 미국 달러 규모의 첨단 패키징 지원금은 국내 기판 및 팬아웃 패키징 역량을 강화하려는 노력을 나타냅니다 ^{[6]National Institute of Standards and Technology, nist.gov}. DARPA의 NGMM 프로그램은 3D 이종 집적 연구개발과 파일럿 생산 인프라도 추가로 지원합니다.

캐나다는 Alphawave Semi의 다이 간 연결 및 SerDes 중심 역량을 비롯해 고속 연결성과 IP 전문성을 바탕으로 기여하고 있습니다. 이 지역의 전략적 한계는 고부가가치 설계 활동이 아시아에 위치한 첨단 패키징 생산 역량, 특히 대량 AI 가속기 생산에 실질적으로 의존하고 있다는 점입니다.

유럽

유럽은 2025년에 3억8,289만 미국 달러의 매출을 기록했으며, 2026년에는 5억284만 미국 달러에 이를 전망입니다. 연평균성장률(CAGR)은 32.46%입니다. 유럽의 역할은 대량의 최첨단 인터포저 제조보다는 EDA, 혼합 신호 및 연결성 IP, 자동차 반도체 설계, 산업용 전자기기, 첨단 연구 분야에 더 집중되어 있습니다.

자동차 및 산업 부문의 수요는 장기간의 인증 주기, 신뢰성 엔지니어링, 프로세싱·센싱·연결성·전력 관리 기능의 이기종 통합을 필요로 하기 때문에 안정적인 애플리케이션 기반을 제공합니다. UCIe 1.1의 자동차 신뢰성 확장 기능은 이러한 사용 사례와 관련성이 높습니다. 그러나 유럽의 성장률은 비슷한 규모의 첨단 패키징 제조 역량이 부족하기 때문에 북미와 아시아 태평양보다 낮은 수준을 유지하고 있습니다.

아시아 태평양

아시아 태평양은 2025년에 7억483만 미국 달러의 시장 규모를 기록했으며, 2026년에는 9억4,974만 미국 달러에 이를 전망입니다. 지역별 연평균성장률은 35.91%로 가장 빠른 성장세를 보일 전망입니다. 아시아 태평양의 선도적 지위는 첨단 파운드리 공정, 실리콘 인터포저, HBM 공급, 반도체 후공정 외주 조립 및 테스트, 대량 패키지 생산 등 물리적 제조 역량이 집중되어 있다는 점에 기반합니다. 이러한 역량은 대만, 한국, 일본, 말레이시아, 베트남 및 기타 역내 제조 거점에 집중되어 있습니다.

대만은 TSMC의 첨단 패키징 사업과 UCIe 창립 회원으로서의 역할을 통해 공급망의 중심에 있습니다. 한국은 삼성전자의 파운드리, 첨단 패키징 및 메모리 역량을 바탕으로 기여하고 있으며, 일본은 첨단 반도체 제조 및 소재 개발의 기반을 확대하고 있습니다. ASE가 UCIe 컨소시엄의 창립 기업으로 참여한 점은 칩렛 표준을 제조 가능한 시스템인패키지 제품으로 구현하는 데 OSAT 참여가 중요하다는 사실을 보여줍니다.

중국, 인도, 호주 및 동남아시아 시장은 지역 생태계에서 서로 다른 역할을 담당합니다. 중국은 기술 접근 제약 속에서 국내 첨단 패키징 대안을 추진하고 있으며, 인도의 반도체 산업은 보다 작은 패키징 및 조립 기반에서 발전하고 있습니다. 이에 따라 역내 성장은 균일하지 않지만, 첨단 패키징 및 메모리 생산이 집중되어 있어 아시아 태평양은 여전히 대량 생산의 핵심 지역으로 남아 있습니다.

라틴 아메리카

라틴 아메리카는 2025년에 3,367만 미국 달러의 시장 규모를 기록했으며, 2026년에는 4,325만 미국 달러에 이를 전망입니다. 연평균성장률은 29.57%입니다. 현지 설계나 첨단 패키지 제조보다는 칩렛 기반 프로세서가 탑재된 데이터센터, 네트워킹, 소비자용 및 산업용 시스템의 수입에서 매출이 발생하는 등 시장은 주로 수요에 의해 형성됩니다.

브라질과 멕시코는 전자제품 조립, 역내 데이터센터 수요 및 공급망 다변화를 통해 중기적으로 참여를 확대할 가능성이 가장 높은 국가입니다. 그러나 대규모 실리콘 인터포저, 브리지 및 첨단 패키징 생산 역량이 없어 업스트림 칩렛 인터커넥트 가치 창출에서 이 지역의 단기적 역할은 제한적입니다.

중동 및 아프리카

중동 및 아프리카는 2025년에 1억2,167만 미국 달러의 시장 규모를 기록했으며, 2026년에는 1억5,891만 미국 달러에 이를 전망입니다. 연평균성장률은 29.96%입니다. 수요는 국내 칩렛 제조보다는 AI 인프라, 클라우드 구축, 통신 및 고성능 컴퓨팅 장비 수입에 집중되어 있습니다.

사우디아라비아와 아랍에미리트는 AI 및 데이터센터 투자가 첨단 가속기 하드웨어 조달을 뒷받침하기 때문에 주요 수요 중심지입니다. 이 지역의 시장은 외부 반도체 공급망에 의존하고 있어, 설계·파운드리 또는 OSAT 생태계가 구축된 지역보다 패키지 생산능력 제약과 기술 접근 조건에 더 크게 노출되어 있습니다.

유럽의 32.46% 성장률은 이에 상응하는 첨단 패키징 규모가 없는 상황에서 강력한 다운스트림 기술 기반이 갖는 한계를 보여줍니다. 유럽은 자동차, 산업 및 설계 툴 수요의 혜택을 받을 수 있지만, 고집적 AI 패키지에 대한 제조 레버리지는 동일한 수준으로 확보하지 못하고 있습니다. 중남미와 중동·아프리카(MEA)는 각각 29.57%와 29.96%의 성장률을 기록하며, 업스트림 부품 및 패키지 생산보다는 수입 시스템 수요에 더욱 직접적으로 노출되어 있습니다.

당사는 지정학적 집중으로 인해 북미의 패키징 역량에 대한 정책 주도 투자가 지속될 것으로 예상합니다. 16억 미국 달러 규모의 NAPMP 연구개발(R&D) 이니셔티브에는 칩렛, 포토닉스, 전력 공급, 열 관리 및 공동 설계가 명시적으로 포함되어 있으며, DARPA의 NGMM 프로그램은 미국 내 3D 이기종 집적 연구개발(R&D)과 파일럿 생산을 목표로 합니다 ^{[5]U.S. Department of Commerce, commerce.gov}. 이러한 이니셔티브는 공급망 위험에 대응하는 동시에 소재, 패키지 설계, 열 엔지니어링 및 생산 인증을 결합할 수 있는 자국 패키징 공급업체에 장기적인 기회를 창출합니다. 전략적 핵심 과제는 북미가 패키징 생산 용량을 확대할 수 있는지 여부가 아니라, AI 규모의 패키지에 요구되는 집적도, 수율 및 처리량을 갖춘 상업적으로 경쟁력 있는 생태계를 구축할 수 있는지 여부입니다.

칩렛 인터커넥트 시장 점유율 및 경쟁 구도

시장은 수직 통합형 프로세서, 파운드리 및 패키징 선도 기업을 중심으로 중간 수준의 집중도를 보입니다. Intel은 2025년 매출의 18.2%를 차지했으며, AMD가 11.4%, NVIDIA가 10.7%, TSMC가 8.6%, Samsung이 7.4%로 뒤를 이었습니다. 이 5개 기업은 합산하여 시장 매출의 56.3%를 차지했습니다. 나머지 43.7%는 IP 라이선스 기업, EDA 공급업체, OSAT 기업, 인터페이스 전문 기업 및 신흥 광 인터커넥트 공급업체에 분산되어 있습니다.

Intel Intel은 첨단 패키징 플랫폼, 프로세서 제품 및 파운드리 사업 확장 계획을 결합해 경쟁력을 확보하고 있습니다. Intel의 2024년 연차보고서는 웨이퍼 제조, 패키징, 칩렛, 소프트웨어 및 서비스를 전략적 구성 요소로 제시하며, 첨단 패키징을 Intel Foundry의 차별화 요소로 규정합니다 ^{[7]Intel Corporation, sec.gov}. EMIB와 Foveros는 수평 및 수직 칩렛 통합을 위한 상호 보완적인 경로를 제공하며, 여기에는 45 µm EMIB 범프 피치와 9 µm Foveros Direct 구리 본딩이 포함됩니다.

AMD AMD는 칩렛 기반 서버 프로세서와 가속기 아키텍처를 기반으로 입지를 확보하고 있습니다. AMD의 EPYC 플랫폼은 GMI3 링크를 사용해 여러 개의 Zen 4 컴퓨트 다이를 중앙 I/O 다이와 결합하며, 성숙한 독자적 칩렛 접근 방식의 성능 및 비용 이점을 보여줍니다. 또한 AMD는 UCIe 창립 이사회 멤버로서 개방형 표준 생태계에 영향력을 행사하고 있습니다 ^{[1]UCIe Consortium, uciexpress.org}.

NVIDIANVIDIA는 패키지 집적도, HBM 통합, 고대역폭 스케일업 아키텍처가 첨단 인터커넥트를 상업적으로 핵심 요소로 만드는 AI 가속기 수요를 통해 참여합니다. NVIDIA는 UCIe 창립 이사회 구성원입니다 ^{[1]UCIe Consortium, uciexpress.org}. NVIDIA의 경쟁력은 독립적인 개방형 IP 라이선싱 모델보다는 가속기 플랫폼 수요와 첨단 패키징 생산능력에 대한 접근성에 달려 있습니다.

TSMC TSMC는 첨단 패키징 생산능력이 팹리스 칩렛 설계를 대량 생산 하드웨어로 구현하기 때문에 전략적으로 중요합니다. TSMC는 UCIe 창립 이사회 구성원으로서 파운드리 공정 지원, 패키지 구현 및 인터페이스 인증이 필요한 생태계에서 직접적인 역할을 수행합니다 ^{[1]UCIe Consortium, uciexpress.org}. TSMC의 첨단 패키징 서비스는 칩렛 설계와 대량 AI 및 HPC 생산을 연결하는 핵심 위치를 차지합니다.

Samsung Samsung은 파운드리, 첨단 패키징 및 메모리 역량을 통해 참여합니다. Samsung은 UCIe 회원으로서 개방형 칩렛 인터페이스를 추구하는 파운드리 고객을 지원할 수 있는 기반을 확보하고 있으며, 패키징 및 HBM 역량은 AI 가속기 조립에 중요한 역할을 합니다 ^{[1]UCIe Consortium, uciexpress.org}.

Broadcom Broadcom은 고속 연결 분야의 전문성과 네트워킹 ASIC 사업 경험을 보유하고 있습니다. Broadcom의 역할은 초대규모 인프라를 위해 맞춤형 실리콘에 컴퓨팅, 메모리 및 고속 I/O 기능을 고밀도로 통합해야 하는 영역에서 가장 두드러집니다.

Marvell Marvell은 데이터센터 및 네트워킹 아키텍처와 관련된 연결 및 맞춤형 실리콘 역량을 제공합니다. Marvell의 경쟁력은 고속 인터페이스 전문성과 칩렛 도입이 클라우드 및 네트워크 대역폭 요구사항과 연계되는 워크로드에 참여하는 데서 비롯됩니다.

Cadence Cadence는 인터페이스 구현 및 검증에 필요한 EDA와 IP 역량을 제공합니다. Cadence는 다중 다이 패키지 계획, 신호 무결성, 프로토콜 검증 및 시스템 수준 공동 설계와 관련된 설계 부담이 증가함에 따라 수혜를 얻고 있습니다.

Synopsys Synopsys는 반도체 IP 및 3D IC 설계 역량을 통해 경쟁합니다. 개방형 칩렛 인터페이스의 도입이 확대됨에 따라 Synopsys의 가치 제안은 고객이 검증된 IP를 구현 및 검증 워크플로와 결합할 수 있도록 지원하는 데 중점을 둡니다.

Alphawave Semi Alphawave Semi는 AI, HPC 및 데이터센터 애플리케이션을 위한 고속 연결 및 다이 간 PHY IP에 주력합니다. Alphawave Semi의 경쟁 기회는 이기종 설계의 개발 기간을 단축할 수 있는 파운드리 이식형 표준 부합 연결 IP 수요에 달려 있습니다.

Siemens EDA/Mentor Siemens EDA/Mentor는 칩·패키지 공동 설계, 시뮬레이션 및 제조 용이성 설계 도구를 통해 참여합니다. 열적 특성과 마이크로 범프 배치를 포함한 물리적 패키지 제약이 더 이상 후속 구현 세부사항이 아니라 시스템 성능의 핵심 요소가 되면서 Siemens EDA/Mentor의 중요성이 높아지고 있습니다.

Amkor Amkor는 첨단 패키징 및 외주 반도체 조립·테스트(OSAT) 기업으로 자리 잡고 있습니다. 특히 팬아웃, 인터포저 및 다중 다이 조립 수요가 있는 분야에서 고객이 자체 파운드리 패키징 생산능력을 대체하거나 보완할 방안을 모색할 때 Amkor가 수혜를 얻을 수 있습니다.

ASE ASE는 UCIe 창립 이사회 구성원이자 주요 첨단 패키징 및 테스트 기업입니다 ^{[1]UCIe Consortium, uciexpress.org}. ASE의 입지는 상호운용 가능한 칩렛 설계를 사양 단계에서 양산 규모의 검증된 시스템인패키지 조립 단계로 전환해야 할 필요성에 힘입어 강화되고 있습니다.

Ayar Labs Ayar Labs는 광 인터커넥트 혁신 기업 부문을 대표합니다. 이 회사의 8Tbps UCIe 호환 TeraPHY 광 I/O 칩렛은 전기 링크가 대역폭, 도달 거리 또는 전력 제약에 직면하는 AI 스케일업 아키텍처를 겨냥합니다. Ayar Labs의 상용화 과제는 광 기술 역량을 검증되고 확장 가능한 패키지 및 시스템 도입으로 전환하는 것입니다.

Rambus Rambus는 고속 메모리 인터페이스 및 실리콘 IP 역량을 통해 시장에 참여합니다. Rambus의 중요성은 AI 가속기 패키지에서 HBM 및 고성능 메모리 연결이 수행하는 역할과 관련이 있으며, 이 분야에서는 인터페이스 신뢰성과 대역폭이 시스템 처리량을 좌우하는 핵심 요소입니다.

최근 산업 동향

• UCIe 3.0 사양 발표, 2025년 8월. UCIe 컨소시엄은 64GT/s 성능과 향상된 관리 기능을 갖춘 UCIe 3.0을 발표했습니다. 이번 발표는 UCIe 2.0에서 도입된 3D 패키징 지원을 기반으로 하며, 개방형 칩렛 연결을 위한 기술 기준을 확대합니다.
• UCIe 2.0 사양 발표, 2024년 8월. UCIe 2.0은 하이브리드 본딩을 위한 UCIe-3D 지원, 멀티 칩렛 시스템을 위한 DFx 관리 및 디버그 아키텍처, 상호운용성 검증을 개선하기 위한 규정 준수 프레임워크를 도입했습니다.
• Ayar Labs의 UCIe 광 칩렛 발표, 2025년 3월. Ayar Labs는 AI 스케일업 아키텍처를 위한 UCIe 전기 인터페이스를 갖춘 8Tbps 광 I/O 칩렛인 TeraPHY를 발표했습니다. 또한 양방향 대역폭을 최대 초당 1페타비트까지 지원하는 SuperNova 원격 광원 구성도 소개했습니다.
• CHIPS for America 첨단 패키징 지원금 발표, 2024년 11월. NIST는 첨단 패키징 기판 및 소재 연구개발(R&D)에 최대 3억 미국 달러의 지원금을 발표했습니다. 여기에는 유리 코어 기판, AI 및 HPC 패키징용 실리콘 코어 기판, 팬아웃 패키징 개발과 관련된 지원금이 포함됩니다.
• NAPMP 연구개발 자금 지원 발표, 2024년 10월. 미국 상무부는 장비, 도구, 공정, 전력 공급, 열 관리, 포토닉스 및 RF 커넥터 기술, 칩렛, 공동 설계 및 EDA 전반에 걸쳐 최대 16억 미국 달러의 NAPMP 연구개발 자금을 지원한다고 발표했습니다.
• DARPA NGMM 개발, 2024년. DARPA는 University of Texas at Austin 및 Texas Institute for Electronics와 함께 NGMM 프로그램을 지속하며, 미국 내 3D 이종 집적 연구개발 및 파일럿 생산 역량 구축을 추진했습니다.